TWI567468B - 畫素單元以及畫素陣列 - Google Patents

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Description

畫素單元以及畫素陣列
本發明是有關於一種畫素單元以及畫素陣列，且特別是有關於一種具有共用連接部的畫素單元以及畫素陣列。
隨著科技的進步，顯示器的技術也不斷地發展。輕、薄、短、小的平面顯示器（Flat Panel Display, FPD）逐漸取代傳統厚重的陰極映像管顯示器（Cathode Ray Tube, CRT）。在現行的顯示器產品當中，為了增加畫面清晰度，會在畫素單元中設計連接到共用準位的電晶體以及共用電極線，以產生分壓效果。
本發明提供一種畫素單元以及畫素陣列，其能有效增加開口率，並防止透明電極材料短路或是斷線的問題，以提高顯示器的良率以及品質。
本發明提供一種畫素單元，其包括掃描線、第一資料線、第二資料線、第一畫素結構、第二畫素結構、第一共用電極線、第二共用電極線以及共用連接部。第一畫素結構包括第一開關元件、第一主畫素電極、第一子畫素電極以及第一主動元件。第二畫素結構包括第二開關元件、第二主畫素電極、第二子畫素電極以及第二主動元件。第一主畫素電極以及第一子畫素電極分別配置於掃描線的兩側且與第一開關元件電性連接。第一主動元件與第一開關元件電性連接。第二畫素結構包括第二開關元件、第二主畫素電極、第二子畫素電極以及第二主動元件。第二主畫素電極以及第二子畫素電極分別配置於掃描線的兩側且與第二開關元件電性連接。第二主動元件與第二開關元件電性連接。第一共用電極線配置於第一主畫素電極以及第二主畫素電極之間。第二共用電極線配置於第一子畫素電極以及第二子畫素電極之間，且第一共用電極線與第二共用電極線於掃描線通過之處彼此分離。共用連接部電性連接第一共用電極線與第二共用電極線。
本發明提供一種畫素陣列，其包括多個上述畫素單元，且素單元重複排列成一陣列。素單元的第一畫素結構以及第二畫素結構在第一方向上交錯排列，以定義出多個行，且第一畫素結構以及第二畫素結構在第二方向上交錯排列，以定義出多個列。其中，第一方向不同於第二方向。
基於上述，本發明的畫素結構以及畫素陣列利用跨線銜接的方式增加開口率。另一方面，由於本發明的畫素結構以及畫素陣列的設計能夠使得橋接電極與畫素電極具有較大的距離，因此能夠避免橋接電極與畫素電極之間的短路問題的發生。除此之外，藉由本發明的畫素結構以及畫素陣列的設計，亦能避免橋接電極斷線，以提高顯示器的良率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1是本發明一實施例的畫素陣列PA的上視示意圖。請參照圖1，畫素陣列PA包括多個重複排列的畫素單元U。畫素單元U包括掃描線SL、第一資料線DL1、第二資料線DL2、第一畫素結構P1、第二畫素結構P2、第一共用電極線CL1、第二共用電極線CL2以及共用連接部CN。
在本實施例中，第一畫素結構P1以及第二畫素結構在第一方向TD上交錯排列，以定義出多個行B 1~B n。另一方面，第一畫素結構P1以及第二畫素結構在與第一方向TD不同的第二方向MD上交錯排列，以定義出多個列R 1~R m。具體來說，在第M列上，第一畫素結構P1會位於第N行，且第二畫素結構P2會位於第N+1行。另一方面，在第M+1列上，第一畫素結構P1會位於第N+1行，且第二畫素結構P2會位於第N行。舉例來說，若N=1且M=2，則在第2列上，第一畫素結構P1會位於第1行而第二畫素結構P2會位於第2行。另一方面，在第3列上，第一畫素結構P1會位於第2行而第二畫素結構P2會位於第1行。換言之，在本實施例中，第一畫素結構P1為棋盤格狀排列，且第二畫素結構P2亦為棋盤格狀排列，如圖1所示。另一方面，在第M列上，共用連接部CN位於第N行以及第N+1行之間，且在第M+1列上，共用連接部CN位於第N+1行以及第N+2行之間。舉例來說，在第2列上，共用連接部CN位於第1行以及第2行之間，且在第3列上，共用連接部CN會位於第2行以及第3行之間。
圖2是圖1的畫素陣列PA中的畫素單元U的上視示意圖。請參照圖2，如前述，畫素單元U包括掃描線SL、第一資料線DL1、第二資料線DL2、第一畫素結構P1、第二畫素結構P2、第一共用電極線CL1、第二共用電極線CL2以及共用連接部CN。第一畫素結構P1包括第一開關元件A1、第一主畫素電極PEM1、第一子畫素電極PES1以及第一主動元件T1。另一方面，第二畫素結構P2包括第二開關元件A2、第二主畫素電極PEM2、第二子畫素電極PES2以及第二主動元件T2。
圖3是根據圖2的剖線A-A’的剖面示意圖。圖4是根據圖2的剖線B-B’的剖面示意圖。請同時參照圖2至圖4，以下將詳細說明畫素單元U的形成方式。首先，在基板100上形成第一金屬材料層（未繪示）並圖案化第一金屬材料層以形成掃描線SL、多個閘極G1~G4、第一閘極GT1、第二閘極GT2、第一共用電極線CL1以及第二共用電極線CL2。換言之，掃描線SL、閘極G1~G4、第一閘極GT1、第二閘極GT2、第一共用電極線CL1以及第二共用電極線CL2屬於同一膜層。基板100之材質可為玻璃、石英、有機聚合物或是金屬等等。另一方面，第一金屬材料層一般是使用金屬材料。然，本發明不限於此，根據其他實施例，也可以使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或是金屬材料與其它導材料的堆疊層。值得注意的是，第一共用電極線CL1以及第二共用電極線CL2在掃描線SL通過之處彼此分離，以形成不同的共用電極線。另一方面，第一共用電極線CL1以及第二共用電極線CL2電性連接至一共用電壓（Vcom）。
接著，在掃描線SL、閘極G1~G4、第一閘極GT1、第二閘極GT2、第一共用電極線CL1以及第二共用電極線CL2上形成閘絕緣層GI。閘絕緣層GI的材料包含無機材料(例如：氧化矽、氮化矽、氮氧化矽、其它合適的材料、或上述至少二種材料的堆疊層)、有機材料、或其它合適的材料、或上述之組合。在此之後，在閘絕緣層GI上形成通道層CH1~CH4、第一通道層CHT1以及第二通道層CHT2。通道層CH1~CH4、第一通道層CHT1以及第二通道層CHT2的材質可選擇為非晶矽、多晶矽或是氧化物半導體材料，但本發明不限於此。
之後，在閘絕緣層GI、通道層CH1~CH4、第一通道層CHT1以及第二通道層CHT2上形成第二金屬材料層（未繪示）並圖案化第二金屬材料層以形成第一資料線DL1、第二資料線DL2、多個源極S1~S4、多個汲極D1~D4、第一源極ST1、第二源極ST2、第一汲極DT1以及第二汲極DT2。在本實施例中，第一資料線DL1、第二資料線DL2、源極S1~S4、汲極D1~D4、第一源極ST1、第二源極ST2、第一汲極DT1以及第二汲極DT2屬於同一膜層。掃描線SL與第一資料線DL1以及第二資料線DL2彼此交錯(interlaced)設置。換言之，掃描線SL的延伸方向與第一資料線DL1以及第二資料線DL2的延伸方向不平行，較佳的是，掃描線SL的延伸方向與第一資料線DL1以及第二資料線DL2的延伸方向垂直。第二金屬材料層的材料可以與第一金屬材料層的材料相同也可以不同。換言之，第一資料線DL1以及第二資料線DL2的材料可以與掃描線SL相同也可以不同。詳細來說，第一資料線DL1與第二資料線DL2一般是使用金屬材料。然，本發明不限於此，根據其他實施例，第一資料線DL1與第二資料線DL2也可以使用其他導電材料。例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、金屬材料與其它導材料的堆疊層或其它合適的材料。
閘極G1~G4、源極S1~S4、汲極D1~D4以及通道層CH1~CH4分別構成一第一薄膜電晶體至第四薄膜電晶體TFT1~TFT4。詳細來說，在本實施例中，閘極G1、源極S1、汲極D1以及通道層CH1構成第一薄膜電晶體TFT1，閘極G2、源極S2、汲極D2以及通道層CH2構成第二薄膜電晶體TFT2，閘極G3、源極S3、汲極D3以及通道層CH3構成第三薄膜電晶體TFT3，閘極G4、源極S4、汲極D4以及通道層CH4構成第四薄膜電晶體TFT4。除此之外，第一薄膜電晶體TFT1以及第二薄膜電晶體TFT2構成第一開關元件A1且第三薄膜電晶體TFT3以及第四薄膜電晶體TFT4構成第二開關元件A2。另一方面，第一閘極GT1、第一源極ST1、第一源極DT1以及第一通道層CHT1構成第一主動元件T1，且第二閘極GT2、第二源極ST2、第二源極DT2以及第二通道層CHT2構成第二主動元件T2。
另一方面，閘絕緣層GI更包括第一閘絕緣層接觸窗CG1以及第二閘絕緣層接觸窗CG2，以使得第一主動元件T1的第一源極DT1以及第二主動元件T2的第二源極DT2分別與第一共用電極線CL1電性連接，如圖3所示。具體來說，在本實施例中，第一主動元件T1的第一源極DT1透過第一閘絕緣層接觸窗CG1與第一共用電極線CL1電性連接，且第二主動元件T2的第二源極DT2透過第二閘絕緣層接觸窗CG2與第一共用電極線CL1電性連接。
請參照圖2，第一薄膜電晶體TFT1的閘極G1與掃描線SL電性連接且第一薄膜電晶體TFT1的源極S1與第一資料線DL1電性連接。另一方面，第二薄膜電晶體TFT2的閘極G2與掃描線SL電性連接且第二薄膜電晶體TFT2的源極S2與第一薄膜電晶體TFT1的源極S1電性連接。類似地，第三薄膜電晶體TFT3的閘極G3與掃描線SL電性連接且第三薄膜電晶體TFT3的源極S3與第二資料線DL2電性連接。另一方面，第四薄膜電晶體TFT4的閘極G4與掃描線SL電性連接且第四薄膜電晶體TFT4的源極S4與第三薄膜電晶體TFT3的源極S3電性連接。除此之外，第一主動元件T1的第一閘極GT1與掃描線SL電性連接，且第一主動元件T1的第一源極ST1與第二薄膜電晶體TFT2的汲極D2電性連接。換言之，第一主動元件T1與第一開關元件A1電性連接。類似地，第二主動元件T2的第二閘極GT2與掃描線SL電性連接，且第二主動元件T2的第二源極ST2與第四薄膜電晶體TFT4的汲極D4電性連接。換言之，第二主動元件T2與第二開關元件A2電性連接。
接著，在第一資料線DL1、第二資料線DL2、源極S1~S4、汲極D1~D4、第一源極ST1、第二源極ST2、第一汲極DT1以及第二汲極DT2上形成絕緣層200，如圖3以及圖4所示。絕緣層200的材質可以與閘絕緣層GI相同或不同。舉例來說，絕緣層200的材料包含無機材料（例如：氧化矽、氮化矽、氮氧化矽、其它合適的材料、或上述至少二種材料的堆疊層）、有機材料、或其它合適的材料、或上述之組合。
之後，在絕緣層200上形成第一主畫素電極PEM1、第一子畫素電極PES1、第二主畫素電極PEM2、第二子畫素電極PES2以及共用連接部CN。換言之，第一主畫素電極PEM1、第一子畫素電極PES1、第二主畫素電極PEM2、第二子畫素電極PES2以及共用連接部CN屬於同一膜層。第一主畫素電極PEM1、第一子畫素電極PES1、第二主畫素電極PEM2、第二子畫素電極PES2以及共用連接部CN可為穿透式畫素電極、反射式畫素電極或是半穿透半反射式畫素電極。穿透式畫素電極之材質包括金屬氧化物，例如是銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、銦鍺鋅氧化物、或其它合適的氧化物、或者是上述至少二者之堆疊層。反射式畫素電極之材質包括具有高反射率的金屬材料。
請參照圖2，第一主畫素電極PEM1以及第一子畫素電極PES1分別配置於掃描線SL的兩側，且第二主畫素電極PEM2以及第二子畫素電極PES2亦分別配置於掃描線SL的兩側。另一方面，第一共用電極線CL1配置於第一主畫素電極PEM1以及第二主畫素電極PEM2之間，且第二共用電極線CL2配置於第一子畫素電極PES1以及第二子畫素電極PES2之間。除此之外，第一主畫素電極PEM1以及第二主畫素電極PEM2可以與第一共用電極線CL1部分重疊，且第一子畫素電極PES1以及第二子畫素電極PES2可以與該第二共用電極線CL2部分重疊，但不以此為限。在其他實施例中，畫素電極PES1、PES2、PEM1、PEM2與共用電極線CL1、CL2亦可以不重疊。
請同時參照圖2至圖4，在本實施例中，共用連接部CN為T字型，亦即共用連接部CN具有三個端點。其中，共用連接部CN的第一個端點藉由貫穿絕緣層200的第一接觸窗C1與第一主動元件T1的第一汲極DT1電性連接，第二個端點藉由貫穿絕緣層200的第二接觸窗C2與第二主動元件T2的第二汲極DT2電性連接，且第三個端點藉由貫穿絕緣層200以及閘絕緣層GI的第三接觸窗C3與第二共用電極線CL2電性連接。承上述，由於第一主動元件T1的第一汲極DT1透過第一閘絕緣層接觸窗CG1與第一共用電極線CL1電性連接，故第二共用電極線CL2能夠依序透過第三接觸窗C3、共用連接部CN、第一接觸窗C1、第一汲極DT1以及第一閘絕緣層接觸窗CG1與第一共用電極線CL1電性連接。類似地，由於第二主動元件T2的第二汲極DT2透過第二閘絕緣層接觸窗CG2與第一共用電極線CL1電性連接，故第二共用電極線CL2能夠依序透過第三接觸窗C3、共用連接部CN、第二接觸窗C2、第二汲極DT2以及第二閘絕緣層接觸窗CG2與第一共用電極線CL1電性連接。換言之，共用連接部CN電性連接第一共用電極線CL1以及第二共用電極線CL2。
另一方面，第一子畫素電極PES1藉由貫穿絕緣層200的第四接觸窗C4與第一薄膜電晶體TFT1的汲極D1電性連接，且第一主畫素電極PEM1藉由貫穿絕緣層200的第五接觸窗C5與第二薄膜電晶體TFT2的汲極D2電性連接。類似地，第二子畫素電極PES2藉由貫穿絕緣層200的第六接觸窗C6與第三薄膜電晶體TFT3的汲極D3電性連接，且第二主畫素電極PEM2藉由貫穿絕緣層200的第七接觸窗C7與第四薄膜電晶體TFT4的汲極D4電性連接。換言之，第一主畫素電極PEM1以及第一子畫素電極PES1與第一開關元件A1電性連接，且第二主畫素電極PEM2以及第二子畫素電極PES2與第二開關元件A2電性連接。如前述，由於第一主動元件T1的第一源極ST1與第二薄膜電晶體TFT2的汲極D2電性連接，故第一主動元件T1的第一源極ST1亦與第一主畫素電極PEM1電性連接。另一方面，由於第二主動元件T2的第二源極ST2與第四薄膜電晶體TFT4的汲極D4電性連接，故第二主動元件T2的第二源極ST2亦與第二主畫素電極PEM2電性連接。
圖5是本發明另一實施例的畫素陣列中的畫素單元U’的上視示意圖。圖6是根據圖5的剖線A-A’的剖面示意圖。圖7是根據圖5的剖線B-B’的剖面示意圖。請同時參照圖5至圖7，本實施例與圖2至圖4的實施例相似，故相似的內容在此不再贅述。本實施例與圖2至圖4的實施例的差異點在於，在本實施例中，第一接觸窗C1以及第二接觸窗C2是直接貫穿閘絕緣層GI以及絕緣層200，且第一主動元件T1的第一汲極DT1以及第二主動元件T2的第二汲極DT2的邊緣分別位於第一接觸窗C1以及第二接觸窗C2中。換言之，在本實施例中，共用連接部CN是直接藉由第一接觸窗C1而同時與第一主動元件T1的第一汲極DT1以及第一共用電極線CL1電性連接。類似地，在本實施例中，共用連接部CN亦是直接藉由第二接觸窗C2而同時與第二主動元件T2的第二汲極DT2以及第一共用電極線CL1電性連接。因此，在本實施例中，第二共用電極線CL2能夠依序透過第三接觸窗C3、共用連接部CN以及第一接觸窗C1與第一共用電極線CL1電性連接，且第二共用電極線CL2能夠依序透過第三接觸窗C3、共用連接部CN以及第二接觸窗C2與第一共用電極線CL1電性連接。
綜上所述，本發明的畫素結構以及畫素陣列利用跨線銜接的方式增加開口率。另一方面，由於本發明的畫素結構以及畫素陣列的設計能夠使得橋接電極與畫素電極具有較大的距離，因此能夠避免橋接電極與畫素電極之間的短路問題的發生。除此之外，藉由本發明的畫素結構以及畫素陣列的設計，亦能避免橋接電極斷線，以提高顯示器的良率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
U、U’‧‧‧畫素單元
P1‧‧‧第一畫素結構
P2‧‧‧第二畫素結構
DL1‧‧‧第一資料線
DL2‧‧‧第二資料線
SL‧‧‧掃描線
A1‧‧‧第一開關元件
A2‧‧‧第二開關元件
TFT1‧‧‧第一薄膜電晶體
TFT2‧‧‧第二薄膜電晶體
TFT3‧‧‧第三薄膜電晶體
TFT4‧‧‧第四薄膜電晶體
G1、G2、G3、G4‧‧‧閘極
S1、S2、S3、S4‧‧‧源極
D1、D2、D3、D4‧‧‧汲極
CH1、CH2、CH3、CH4‧‧‧通道層
GT1‧‧‧第一閘極
GT2‧‧‧第二閘極
ST1‧‧‧第一源極
ST2‧‧‧第二源極
DT1‧‧‧第一汲極
DT2‧‧‧第二汲極
CHT1‧‧‧第一通道層
CHT2‧‧‧第二通道層
PEM1‧‧‧第一主畫素電極
PEM2‧‧‧第二主畫素電極
PES1‧‧‧第一子畫素電極
PES2‧‧‧第二子畫素電極
CL1‧‧‧第一共用電極線
CL2‧‧‧第二共用電極線
CN‧‧‧共用連接部
C1‧‧‧第一接觸窗
C2‧‧‧第二接觸窗
C3‧‧‧第三接觸窗
C4‧‧‧第四接觸窗
C5‧‧‧第五接觸窗
C6‧‧‧第六接觸窗
C7‧‧‧第七接觸窗
CG1‧‧‧第一閘絕緣層接觸窗
CG2‧‧‧第二閘絕緣層接觸窗
B1~Bn‧‧‧行
R1~Rm‧‧‧列
MD‧‧‧第一方向
TD‧‧‧第二方向
GI‧‧‧閘絕緣層
100‧‧‧基板
200‧‧‧絕緣層
圖1是本發明一實施例的畫素陣列的上視示意圖。 圖2是圖1的畫素陣列中的畫素單元的上視示意圖。 圖3是根據圖2的剖線A-A’的剖面示意圖。 圖4是根據圖2的剖線B-B’的剖面示意圖。 圖5是本發明另一實施例的畫素陣列中的畫素單元的上視示意圖。 圖6是根據圖5的剖線A-A’的剖面示意圖。 圖7是根據圖5的剖線B-B’的剖面示意圖。
U‧‧‧畫素單元
P1‧‧‧第一畫素結構
P2‧‧‧第二畫素結構
DL1‧‧‧第一資料線
DL2‧‧‧第二資料線
SL‧‧‧掃描線
A1‧‧‧第一開關元件
A2‧‧‧第二開關元件
TFT1‧‧‧第一薄膜電晶體
TFT2‧‧‧第二薄膜電晶體
TFT3‧‧‧第三薄膜電晶體
TFT4‧‧‧第四薄膜電晶體
G1、G2、G3、G4‧‧‧閘極
S1、S2、S3、S4‧‧‧源極
D1、D2、D3、D4‧‧‧汲極
CH1、CH2、CH3、CH4‧‧‧通道層
GT1‧‧‧第一閘極
GT2‧‧‧第二閘極
ST1‧‧‧第一源極
ST2‧‧‧第二源極
DT1‧‧‧第一汲極
DT2‧‧‧第二汲極
CHT1‧‧‧第一通道層
CHT2‧‧‧第二通道層
PEM1‧‧‧第一主畫素電極
PEM2‧‧‧第二主畫素電極
PES1‧‧‧第一子畫素電極
PES2‧‧‧第二子畫素電極
CL1‧‧‧第一共用電極線
CL2‧‧‧第二共用電極線
CN‧‧‧共用連接部
C1‧‧‧第一接觸窗
C2‧‧‧第二接觸窗
C3‧‧‧第三接觸窗
C4‧‧‧第四接觸窗
C5‧‧‧第五接觸窗
C6‧‧‧第六接觸窗
C7‧‧‧第七接觸窗
CG1‧‧‧第一閘絕緣層接觸窗
CG2‧‧‧第二閘絕緣層接觸窗

Claims (14)

  1. 一種畫素單元，包括： 一掃描線； 一第一資料線以及一第二資料線； 一第一畫素結構，包括:       一第一開關元件；       一第一主畫素電極以及一第一子畫素電極，其中該第一主畫素電極以及該第一子畫素電極分別配置於該掃描線的兩側且與該第一開關元件電性連接；以及       一第一主動元件，其中該第一主動元件與該第一開關元件電性連接； 一第二畫素結構，包括:       一第二開關元件；       一第二主畫素電極以及一第二子畫素電極，其中該第二主畫素電極以及該第二子畫素電極分別配置於該掃描線的兩側且與該第二開關元件電性連接；以及       一第二主動元件，其中該第二主動元件與該第二開關元件電性連接； 一第一共用電極線，配置於該第一主畫素電極以及該第二主畫素電極之間； 一第二共用電極線，配置於該第一子畫素電極以及該第二子畫素電極之間，且該第一共用電極線與該第二共用電極線於該掃描線通過之處彼此分離；以及 一共用連接部，電性連接該第一共用電極線與該第二共用電極線。
  2. 如申請專利範圍第1項所述的畫素單元，其中該第一開關元件包括: 一第一薄膜電晶體，包括一閘極、一源極與一汲極，該第一薄膜電晶體之閘極與該掃描線電性連接，該第一薄膜電晶體之源極與該第一資料線電性連接，且該第一薄膜電晶體之汲極與該第一子畫素電極電性連接；以及 一第二薄膜電晶體，包括一閘極、一源極與一汲極，該第二薄膜電晶體之閘極與該掃描線電性連接，該第二薄膜電晶體之源極與該第一薄膜電晶體之源極電性連接，且該第二薄膜電晶體之汲極與該第一主畫素電極電性連接。
  3. 如申請專利範圍第2項所述的畫素單元，其中該第二開關元件包括: 一第三薄膜電晶體，包括一閘極、一源極與一汲極，該第三薄膜電晶體之閘極與該掃描線電性連接，該第三薄膜電晶體之源極與該第二資料線電性連接，且該第三薄膜電晶體之汲極與該第二子畫素電極電性連接；以及 一第四薄膜電晶體，包括一閘極、一源極與一汲極，該第四薄膜電晶體之閘極與該掃描線電性連接，該第四薄膜電晶體之源極與該第三薄膜電晶體之源極電性連接，且該第四薄膜電晶體之汲極與該第二主畫素電極電性連接。
  4. 如申請專利範圍第3項所述的畫素單元，其中: 該第一主動元件包括一第一閘極、一第一源極與一第一汲極，該第一閘極與該掃描線電性連接，該第一源極與該第二薄膜電晶體之汲極以及該第一主畫素電極電性連接，且該第二共用電極線藉由該共用連接部與該第一汲極以及該第一共用電極線電性連接；以及 該第二主動元件包括一第二閘極、一第二源極與一第二汲極，該第二閘極與該掃描線電性連接，該第二源極與該第四薄膜電晶體之汲極以及該第二主畫素電極電性連接，且該第二共用電極線藉由該共用連接部與該第二汲極以及該第一共用電極線電性連接。
  5. 如申請專利範圍第4項所述的畫素單元，更包括一第一接觸窗、一第二接觸窗以及一第三接觸窗，其中該第一主動元件的該第一汲極藉由該第一接觸窗以及該第三接觸窗與該第二共用電極線電性連接，且該第二主動元件的該第二汲極藉由該第二接觸窗以及該第三接觸窗與該第二共用電極線電性連接。
  6. 如申請專利範圍第5項所述的畫素單元，更包括一第一閘絕緣層接觸窗以及一第二閘絕緣層接觸窗，其中該第一主動元件的該第一汲極藉由該第一閘絕緣層接觸窗與該第一共用電極線電性連接，且該第二主動元件的該第二汲極藉由該第二閘絕緣層接觸窗與該第一共用電極線電性連接。
  7. 如申請專利範圍第5項所述的畫素單元，其中該第一共用電極線藉由該第一接觸窗以及該第三接觸窗與該第二共用電極線電性連接，且該第一共用電極線藉由該第二接觸窗以及該第三接觸窗與該第二共用電極線電性連接。
  8. 如申請專利範圍第7項所述的畫素單元，其中該第一主動元件的該第一汲極的一邊緣位於該第一接觸窗中且暴露出該第一共用電極線，其中該共用連接部藉由該第一接觸窗與該第一主動元件的該第一汲極以及該第一共用電極線電性連接。
  9. 如申請專利範圍第1項所述的畫素單元，其中該共用連接部、該第一主畫素電極、該第一子畫素電極、該第二主畫素電極以及該第二子畫素電極是屬於同一膜層。
  10. 如申請專利範圍第1項所述的畫素單元，其中該第一共用電極線以及該第二共用電極線電性連接至一共用電壓（Vcom）。
  11. 如申請專利範圍第1項所述的畫素單元，其中該第一主畫素電極以及該第二主畫素電極與該第一共用電極線部分重疊，且該第一子畫素電極以及該第二子畫素電極與該第二共用電極線部分重疊。
  12. 一種畫素陣列，包括多個如申請專利範圍第1項所述的畫素單元，其中該些畫素單元重複排列成一陣列，該些畫素單元的該些第一畫素結構以及該些第二畫素結構在一第一方向上交錯排列，以定義出多個行，該些第一畫素結構以及該些第二畫素結構在一第二方向上交錯排列，以定義出多個列，且該第一方向不同於該第二方向。
  13. 如申請專利範圍第12項所述的畫素陣列，其中於第M列上，該第一畫素結構位於第N行，且該第二畫素結構位於第N+1行，於第M+1列上，該第一畫素結構位於第N+1行，且該第二畫素結構位於第N行。
  14. 如申請專利範圍第12項所述的畫素陣列，其中於第M列上，該共用連接部位於第N行以及第N+1行之間，於第M+1列上，該共用連接部位於第N+1行以及第N+2行之間。
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