TWI631400B - 畫素陣列基板 - Google Patents

Abstract

一種畫素陣列基板包括基板、第一訊號線、第二訊號線、第三訊號線以及主動元件。第一訊號線、第二訊號線、第三訊號線以及主動元件設置於基板上。第一訊號線具有跳線橋接結構，跳線橋接結構包含設置於相同膜層的第一線段與第二線段，以及設置於另一膜層的第三線段。第二訊號線的延伸方向交錯於第一訊號線與第三訊號線。每一條第二訊號線電性連接其中一條第一訊號線。各主動元件電性連接其中一條第二訊號線以及其中一條第三訊號線。

Description

畫素陣列基板

本發明是有關於一種畫素陣列基板，且特別是有關於一種具有跳線橋接結構的畫素陣列基板。

為了縮減顯示裝置的側邊邊框寬度，一種線路設計採用了將橫向的訊號線連接至縱向的選擇線並且將縱向的選擇線佈局於顯示區域內的手段。然而，這樣的線路設計導致縱向線路的分布變得密集，這可能導致線路基於製程中的異物而產生不必要的短路或是發生斷線。

本發明提供一種畫素陣列基板，其選擇線的設計有助於降低線路短路而產生線缺陷或畫面異常的機率。

本發明的一種畫素陣列基板，包括一基板、多條第一訊號線、多條第二訊號線、多條第三訊號線以及多個主動元件。第一訊號線、第二訊號線、第三訊號線以及主動元件設置於基板上。第一訊號線包括跳線橋接結構。跳線橋接結構包括位於相同膜層的第一線段與第二線段，以及位於另一膜層的第三線段。第二線段的兩端分別與第一線段與第三線段連接。第二訊號線分別電性連接不同的第一訊號線。跳線橋接結構的第二線段位於相鄰兩條第二訊號線之間且跳線橋接結構的第一線段與第三線段相交此相鄰兩條第二訊號線。第三訊號線相交於第二訊號線。各主動元件電性連接其中一條第二訊號線以及其中一條第三訊號線。

在本發明的一實施例中，上述的跳線橋接結構的第一線段與第三線段的膜層相同於第三訊號線的膜層。

在本發明的一實施例中，上述的跳線橋接結構的第二線段的膜層相同於第二訊號線的膜層。

在本發明的一實施例中，上述的畫素陣列基板更包括一絕緣層。絕緣層配置於第一線段與第二線段的膜層以及第二線段的膜層之間，且第二線段的兩端分別通過貫穿絕緣層的一第一接觸窗與一第二接觸窗來連接第一線段與第二線段。

在本發明的一實施例中，上述的畫素陣列基板更包括多個畫素電極。各主動元件包括一閘極、一通道層、一源極與一汲極。閘極的面積與通道層的面積重疊，源極與汲極連接於通道層，閘極與源極其中一者連接於其中一條第二訊號線，另一者連接於其中一條第三訊號線，且汲極連接於其中一個畫素電極。

在本發明的一實施例中，其中一條第三訊號線與其中一條第一訊號線分別位於其中一個畫素電極的兩側。

在本發明的一實施例中，上述的其中一條第一訊號線的跳線橋接結構的第二線段包括中央部與位於中央部兩端的兩末端部，且中央部與其中一條第三訊號線的距離大於兩末端部與其中一條第三訊號線的距離。

在本發明的一實施例中，上述的其中一條第三訊號線位於其中一條第一訊號線與其中一個畫素電極之間。

在本發明的一實施例中，上述的畫素陣列基板更包括多個共通電極，且共通電極的面積與畫素電極的面積重疊。

在本發明的一實施例中，上述的畫素陣列基板更包括多個輔助電極。輔助電極的面積與共通電極的面積重疊。各共通電極位於其中一個輔助電極與其中一個畫素電極之間，且其中一個輔助電極電性連接汲極。

在本發明的一實施例中，上述的畫素陣列基板更包括多個共通電極連接線。共通電極連接線將共通電極連接，且其中一條共通電極連接線相交於其中一個跳線橋接結構的第一線段。

在本發明的一實施例中，上述的第一線段與第三線段的膜層位於第二線段的膜層與基板之間。

在本發明的一實施例中，上述的跳線橋接結構的第一線段、第二線段與第三線段具有相同材質。

在本發明的一實施例中，上述的第一訊號線與第三訊號線的延伸方向彼此平行。

基於上述，在本發明的畫素陣列結構中，第一訊號線利用跳線橋接的設計，使得同一膜層的相鄰線路間的間距增大，避免因異物造成線路短路而導致線缺陷或畫面的異常現象。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是依照本發明一實施例的一種畫素陣列基板的上視示意圖。請參照圖1，畫素陣列基板10包括基板100、多條第一訊號線110、多條第二訊號線120、多條第三訊號線130以及多個主動元件140。第一訊號線110、第二訊號線120、第三訊號線130以及主動元件140都設置於基板100上以構成畫素陣列基板10。第一訊號線110的延伸方向D1與第三訊號線130的延伸方向D3大致沿圖面的縱向方向延伸，而第二訊號線120的延伸方向D2大致沿圖面的橫向方向延伸。因此，第二訊號線120相交於第一訊號線110也相交於第三訊號線130，而延伸方向D1可以平行於延伸方向D3。各主動元件140可以連接至其中一條第二訊號線120以及其中一條第三訊號線130。另外，畫素陣列基板10可進一步包括多個畫素電極150以及共通電極線160。各個畫素電極150連接其中一個主動元件140，而共通電極線160可以橫越這些畫素電極150。

在本實施例中，各第一訊號線110包括跳線橋接結構J1，且跳線橋接結構J1例如包括第一線段112、第二線段114與第三線段116。第一線段112、第二線段114與第三線段116沿著第一訊號線110的延伸方向D1依序連接，且第二線段114的兩端分別與第一線段112以及第三線段116電性連接。

進一步來說，跳線橋接結構J1的第二線段114位於相鄰兩條第二訊號線120之間且跳線橋接結構J1的第一線段112與第三線段116分別相交於這相鄰兩條第二訊號線120。同時，第二線段114的膜層可以不同於第三訊號線130的膜層。因此，第二線段114與第三訊號線130雖是鄰近的線路，但因為以不同膜層製作這兩個線路，可以降低這兩個線路發生短路的機率而提升畫素陣列基板10的良率。舉例而言，當基板100為塑膠基板時，由於塑膠基板可能包含雜質或是會有異物沾染其上，鄰近的線路若採用相同膜層製作，就很容易因為這些雜質或異物而發生相鄰線路的短路。不過，本實施例的跳線橋接結構J1設計有助於避免上述情形發生，因而提升畫素陣列基板10的良率。

每一條第二訊號線120可以電性連接於其中一條第一訊號線110，且這些第二訊號線120可以分別連接於不同第一訊號線110。畫素陣列基板10的驅動電路(未表示於圖中)可以將對應的訊號輸入給第一訊號線110，而第一訊號線110可以將所接收到的訊號傳遞給對應的第二訊號線120。如此，第二訊號線120的訊號傳遞主要藉由畫素陣列基板10內部的線路來實現，不需要利用畫素陣列基板10的側邊邊框區域的面積，因而可以具有側邊窄邊框的設計。

各主動元件140可以為一種三端元件，其包括閘極G、源極S與汲極D。閘極G連接於其中一條第三訊號線130，源極S連接於其中一條第二訊號線120，且汲極D連接於其中一個畫素電極150。也就是說，第三訊號線130可以視為閘極線或是掃描線而第二訊號線120可以視為資料線，但不以此為限。在其他實施例中，閘極G可以連接於其中一條第二訊號線120，而源極S可以連接於其中一條第三訊號線120，使第二訊號線120可以視為閘極線或是掃描線而第三訊號線130可以視為資料線。

圖2是圖1的畫素陣列基板的區域R1的一實施例的的示意圖。請同時參考圖1與圖2，區域R1大致顯示出單一一個畫素結構的布局設計，但圖2所呈現的畫素結構布局設計僅是舉例說明之用而非用以限定本發明。在區域R1中，主動元件140可以為薄膜電晶體，主動元件140除了前述的閘極G、源極S與汲極D外還包括有通道層C，且通道層C由半導體材質製作而成以用來控制主動元件140的電性特性。共通電極線160包括共通電極162以及連接共通電極162的共通電極連接線164。具體來說，共通電極162可以為共通電極線160加寬的部分且各個共通電極162的面積對應地重疊於一個畫素電極150的面積，而共通電極線164可用來將共通電極162連接成串且各共通電極線164相交於至少一條第一訊號線110的第一線段112。另外，畫素陣列基板10對應於各個畫素電極150還可設置一輔助電極150’，且輔助電極150’可以電性連接至汲極D。畫素電極150的面積與輔助電極150’的面積都重疊共通電極162的面積，藉此構成儲存電容。

圖3a為圖2的X-X’線的剖面示意圖，圖3b為圖2的Y-Y’線的剖面示意圖，而圖3c為圖2的Z-Z’線的剖面示意圖。由圖2搭配圖3a至圖3b可知，畫素陣列基板10可以由堆疊於基板100上的多個膜層構成。也就是說，畫素陣列基板10的各構件的製作方式可以包括先於基板100上以需要的材質形成整層的材質層，之後依據各構件需要的圖案將此材質層圖案化而完成需要的構件。形成整層的材質層的方法可以是沉積法、塗佈法等。圖案化材質層的方法可包括微影蝕刻法、雷射法等。在其他的實施例中，各構件的製作方式可以是採用印刷的方式。

具體來說，第一訊號線110的第一線段112與第三線段116、第三訊號線130、主動元件140的閘極G以及輔助電極150’由接近於基板100的同一膜層(例如M1導電層)構成。絕緣層I1配置於第一訊號線110的第一線段112與第三線段116、第三訊號線130、主動元件140的閘極G以及輔助電極150’上。主動元件140的通道層C配置於絕緣層I1上。第一訊號線110的第二線段114、主動元件140的源極S與汲極D以及共通電極線160由不同於M1導電層的另一膜層(例如M2導電層)構成且配置於絕緣層I1及通道層C上，其中主動元件140的源極S與汲極D分別接觸通道層C，但主動元件140的源極S與汲極D彼此不直接連接。絕緣層I2配置於主動元件140的通道層C、第一訊號線110的第二線段114、主動元件140的源極S與汲極D、第二訊號線120以及共通電極線160上。畫素電極150則配置於絕緣層I2上並採用不同於M1導電層與M2導電層的另一導電膜層製作而成。以本實施例而言，M1導電層為位於M2導電層與基板100之間，但M1導電層與M2導電層的堆疊順序可以相反。此外，M1導電層與M2導電層的材質可以相同也可以不同，其具體包括金屬、金屬材質的合金、有機導電材質、導電氧化物或其組合，其中金屬例如為鋁、鉬、銅等常溫下為固體、性質穩定且具有符合的導電性的金屬材質，但不以此為限。

由圖3a與3b可知，第一訊號線110的第一線段112與第三線段116位於相同膜層，而第二線段114位於另一膜層上。第一線段112與第三線段116的膜層與第二線段114的膜層之間設置有絕緣層I1。第一訊號線110的第二線段114的兩端分別通過第一接觸窗H1與第二接觸窗H2以連接至第一線段112與第三線段116。第一接觸窗H1與第二接觸窗H2可以視為貫穿絕緣層I1而使第一訊號線110的第二線段114接觸第一線段112與第三線段116的結構。

另外，第二訊號線120可與第一訊號線110的第二線段114為相同膜層，且可以通過第三接觸窗H3而連接至第一訊號線110的第三線段116。如此一來，第一訊號線110的第二線段114雖與第三訊號線130相鄰，但兩者位於不同膜層而不容易發生不想要的短路。此外，M1導電層與M2導電層的材質相同時，第一線段112、第二線段114與第三線段116可以為相同材質，藉此減小第一線段112、第二線段114與第三線段116之間的接觸阻抗。換言之，第一訊號線110具有跳線橋接結構J1除了可以降地線路之間發生短路的情形外，更可以維持良好的訊號傳輸品質，不因跳線橋接結構J1而對線路造成過大的負載。

在圖3c中，輔助電極150'、共通電極162以及畫素電極150依序由下而上疊置於基板100上。在本實施例中，主動元件140的汲極D可通過貫穿絕緣層I1的第四接觸窗H4連接至輔助電極150'，而畫素電極150可通過貫穿絕緣層I2的第五接觸窗H5連接至主動元件140的汲極D。因此，畫素電極150與輔助電極150'可以具有相同電壓並且兩者間夾有共通電極162，藉此形成儲存電容。不過，在其他的實施例中，輔助電極150'可被省略。

圖4是依照本發明另一實施例的畫素陣列基板的局部上視示意圖，而圖5是圖4的畫素陣列基板的區域R2的示意圖。請參照圖4與圖5，畫素陣列基板20包括基板200以及設置在基板200上的多條第一訊號線210、多條第二訊號線220、多條第三訊號線230、多個主動元件240、多個畫素電極250與多條共通電極線260。第一訊號線210與第三訊號線230大致平行地設置。第二訊號線220相交於第一訊號線210與第三訊號線230，且每一條第二訊號線220電性連接於其中一條第一訊號線210。每個主動元件240則皆於其中一條第二訊號線220、其中一條第三訊號線230與其中一個畫素電極250。共通電極線260橫越畫素電極25。在本實施例中，第一訊號線210、第二訊號線220、第三訊號線230、主動元件240、畫素電極250、輔助電極250’以及共通電極線260彼此之間的連接關係大致相似於前述實施例中第一訊號線110、第二訊號線120、第三訊號線130、主動元件140、畫素電極150、輔助電極150’以及共通電極線160的連接關係，因此不另贅述。

由圖5可知，共通電極線260包括與畫素電極250面積上重疊的共通電極262以及將共通電極262連接成串的共通電極連接線264。另外，畫素陣列基板20還包括與畫素電極250面積上重疊的輔助電極250’。如此一來，輔助電極250’、共通電極262與畫素電極250依序堆疊於基板200上而構成儲存電容。

主動元件240可以為薄膜電晶體，其包括閘極G、通道層C、源極S與汲極D。以本實施例來說，閘極G連接於其中一條第三訊號線230，源極S連接於其中一條第二訊號線220，且汲極D連接於其中一個畫素電極250。在其他實施例中，閘極G可以連接於其中一條第二訊號線220，而源極S可以連接於其中一條第三訊號線230。每一條第二訊號線220可以電性連接於其中一條第一訊號線210，且第一訊號線210的數量不少於第二訊號線220數量，使這些第二訊號線220可以分別連接於不同第一訊號線210。

此外，各第一訊號線210包括跳線橋接結構J2，且跳線橋接結構J2例如包括第一線段212、第二線段214與第三線段216。第一線段212、第二線段214與第三線段216沿著第一訊號線210的延伸方向D1依序連接，且第二線段214的兩端分別與第一線段212以及第三線段216電性連接。在本實施例中，第一線段212、第二線段214與第三線段216的堆疊關係與連接方式可參照圖3a~3b的第一線段112、第二線段114與第三線段116，因此不再贅述。

在本實施例中，第一訊號線210與其中一條第三訊號線230位於其中一個畫素電極250的相對兩側，且第一訊號線210的第二線段214為一彎折狀的線段。第二線段214可包括中央部214A與兩末端部214B1與214B2，且中央部214A位於末端部214B1與末端部214B2之間。中央部214A可以相對於兩末端部214B1與214B2更遠離對應的其中一條第三訊號線230。也就是說，中央部214A與第三訊號線230的距離大於兩末端部214B1與214B2與第三訊號線230的距離。不過，在其他實施例中，設計者可以根據需求，調整中央部214A與第三訊號線230的距離或兩末端部214B1與214B2與第三訊號線230的距離，即中央部214A與第三訊號線230的距離可以不同於兩末端部214B1與214B2與第三訊號線230的距離。中央部214A與末端部214B1間可以具有彎折角C1，而中央部214A與末端部214B2間可以具有彎折角C2。不過，在其他實施例中，第二線段214可以為弧形線段。

在彎折狀的第二線段214的設計之下，畫素電極250、輔助電極250’與共通電極262的輪廓可以順應於第二線段214的形狀而設置。也就是說，畫素電極250、輔助電極250’與共通電極262各自鄰近於第一訊號線210的邊緣不限定為平行於第一訊號線210的延伸方向D1。以圖5來說，畫素電極250、輔助電極250’與共通電極262各自的面積是可以順應著第二線段214的彎折而朝著遠離第三訊號線230的方向凸出。如此一來，畫素電極250、輔助電極250’與共通電極262的布局面積更富有彈性。舉例來說，畫素電極250、輔助電極250’與共通電極262的面積可以如圖5一般順應於第二線段214的彎折而具有凸出的圖案，這有助於增加儲存電容。不過，畫素電極250、輔助電極250’與共通電極262各自鄰近於第一訊號線210的邊緣也可選擇地平行於第一訊號線210的延伸方向D1，以獲得較為方正的畫素結構。設計者可以依據其不同需求來決定畫素電極250、輔助電極250’與共通電極262的圖案設計與面積大小。

在以上實施例中，跳線橋接結構J1、J2雖以設置於第一訊號線110或210來說明，但本發明不限於此。在其他的實施例中，跳線橋接結構J1、J2可以設置於第三訊號線130與230，而第一訊號線110與120不具有跳線橋接結構J1、J2。另外，在部分的實施例中，當第一訊號線110或210的數量多於第三訊號線130或230的數量，則每條第三訊號線130或230旁可以設置兩條或更多條第一訊號線110或210。此時，有一部分的第一訊號線可以採用圖2的第一訊號線110的方式來實現而另一部分的第一訊號線可以採用圖5的第一訊號線210的方式來實現。

舉例而言，圖6是畫素陣列基板的局部區域的示意圖。請參照圖6，畫素陣列基板30大致上相似於圖5的畫素陣列基板30，因此兩實施例中相同的構件將採用相同的元件符號標註，且這些相同元件符號所表示的構件具有如圖5的具體說明所記載的配置關係、功能與特徵，在此不另贅述。不過，畫素陣列基板30除了包括第一訊號線210、第二訊號線220、第三訊號線230、主動元件240、畫素電極250、電容電極262、輔助電極250’外，還包括有第一訊號線110。

具體而言，在相鄰兩條第三訊號線230之間設有兩條第一訊號線，其分別為第一訊號線110與第一訊號線210。第一訊號線110與第一訊號線210位於畫素電極250與其中一條第三訊號線230之間，其中第一訊號線110位於這條第三訊號線230與第一訊號線210之間，且第一訊號線210位於第一訊號線110與畫素電極250之間。此時，第一訊號線210具有彎折狀的跳線橋接結構，而第一訊號線110具有直線狀的跳線橋接結構，且第一訊號線210相對於第一訊號線110可以更為接近畫素電極250。由於第一訊號線110與第一訊號線210都具有跳線橋接結構，以相同膜層製作的構件間的間隔距離可以增大而避免不想要的短路發生。舉例來說，第三訊號線230與同一膜層的輔助電極250’在對應於第一訊號線110與第一訊號線210的跳線橋接結構處的距離F可以明顯增加。以顯示畫面為10.3吋、解析度為1404×1872、且畫素尺寸為112微米×112微米的畫素陣列基板來說，上述距離F可以達到約27微米，而不容易發生不想要的短路。

綜上所述，本發明實施例的畫素陣列基板包含具有跳線橋接結構的第一訊號線，其中跳線橋接結構包含彼此依序連接的第一線段、第二線段以及第三線段，且第一線段以及第三線段的膜層不同於第二線段的膜層。如此，本發明實施例的畫素陣列基板有助於降低同一層的線路間發生不必要的短路。另外，畫素電極的輪廓與面積可以順應跳線橋接結構而調整，因而更富有彈性。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、20、30‧‧‧畫素陣列基板
100、200‧‧‧基板
110、210‧‧‧第一訊號線
112、212‧‧‧第一線段
114、214‧‧‧第二線段
116、216‧‧‧第三線段
120、220‧‧‧第二訊號線
130、230‧‧‧第三訊號線
140、240‧‧‧主動元件
150、250‧‧‧畫素電極
150’、250’‧‧‧輔助電極
160、260‧‧‧共通電極線
162、262‧‧‧共通電極
164、264‧‧‧共通電極連接線
214A‧‧‧中央部
214B1、214B2‧‧‧末端部
C‧‧‧通道層
C1、C2‧‧‧彎折角
D‧‧‧汲極
D1、D2、D3‧‧‧延伸方向
F‧‧‧距離
G‧‧‧閘極
H1~H5‧‧‧接觸窗
I1、I2‧‧‧絕緣層
J1、J2‧‧‧跳線橋接結構
R1、R2‧‧‧區域
S‧‧‧源極
X-X’、Y-Y’、Z-Z’‧‧‧線

圖1是依照本發明一實施例的畫素陣列基板的上視示意圖。 圖2是圖1的畫素陣列基板的區域R1的示意圖。 圖3a為圖2的X-X’線的剖面示意圖。 圖3b為圖2的Y-Y’線的剖面示意圖。 圖3c為圖2的Z-Z’線的剖面示意圖。。 圖4是依照本發明一實施例的畫素陣列基板的上視示意圖。 圖5是圖4的畫素陣列基板的區域R2的示意圖。 圖6是畫素陣列基板的局部區域的示意圖。

Claims (10)

1. 一種畫素陣列基板，包括： 一基板； 多條第一訊號線，配置於該基板上，其中各該第一訊號線包括一跳線橋接結構，該跳線橋接結構包括一第一線段、一第二線段以及一第三線段，該第二線段的兩端分別連接該第一線段與該第三線段，且該第一線段與該第三線段的膜層不同於該第二線段的膜層； 多條第二訊號線，配置於該基板上，該些第二訊號線分別電性連接不同的第一訊號線，其中該第二線段位於相鄰兩條第二訊號線之間且該第一線段與該第三線段相交該相鄰兩條第二訊號線； 多條第三訊號線，配置於該基板上，該些第三訊號線相交於該些第二訊號線；以及 多個主動元件，配置於該基板上，各該主動元件連接於其中一條第二訊號線與其中一條第三訊號線。
2. 如申請專利範圍第1項所述的畫素陣列基板，其中該第一線段與該第三線段的膜層相同於該些第三訊號線的膜層。
3. 如申請專利範圍第1項所述的畫素陣列基板，其中該第二線段的膜層相同於該些第二訊號線的膜層。
4. 如申請專利範圍第1項所述的畫素陣列基板，更包括一絕緣層，配置於該第一線段與該第二線段的膜層以及該第二線段的膜層之間，且該第二線段的兩端分別通過貫穿該絕緣層的一第一接觸窗與一第二接觸窗來連接該第一線段與該第二線段。
5. 如申請專利範圍第1項所述的畫素陣列基板，更包括多個畫素電極，其中各該主動元件包括一閘極、一源/汲極，該閘極與該源/汲極其中一者連接於其中一條第二訊號線，另一者連接於其中一條第三訊號線，且各該主動元件電性連接其中一個畫素電極。
6. 如申請專利範圍第5項所述的畫素陣列基板，其中該其中一條第三訊號線與其中一條第一訊號線分別位於該其中一個畫素電極的兩側。
7. 如申請專利範圍第6項所述的畫素陣列基板，其中該其中一條第一訊號線的該第二線段包括一中央部與位於該中央部兩端的兩末端部，且該中央部與該其中一條第三訊號線的距離不同於該兩末端部與該其中一條第三訊號線的距離。
8. 如申請專利範圍第5項所述的畫素陣列基板，其中該其中一條第三訊號線位於其中一條該第一訊號線與其中一個該畫素電極之間。
9. 如申請專利範圍第1項所述的畫素陣列基板，其中該第一線段與該第三線段的膜層位於該第二線段的膜層與該基板之間。
10. 如申請專利範圍第1項所述的畫素陣列基板，其中該第一線段、該第二線段與該第三線段具有相同材質。