TWI474092B - 畫素結構及其製造方法 - Google Patents

畫素結構及其製造方法 Download PDF

Info

Publication number
TWI474092B
TWI474092B TW100140628A TW100140628A TWI474092B TW I474092 B TWI474092 B TW I474092B TW 100140628 A TW100140628 A TW 100140628A TW 100140628 A TW100140628 A TW 100140628A TW I474092 B TWI474092 B TW I474092B
Authority
TW
Taiwan
Prior art keywords
patterned
layer
transparent conductive
conductive layer
electrode
Prior art date
Application number
TW100140628A
Other languages
English (en)
Other versions
TW201319701A (zh
Inventor
Ling Chih Kao
Chu Hung Tsai
Kun Tsai Huang
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to TW100140628A priority Critical patent/TWI474092B/zh
Priority to CN201110400705.9A priority patent/CN103094069B/zh
Priority to US13/355,481 priority patent/US9081241B2/en
Publication of TW201319701A publication Critical patent/TW201319701A/zh
Application granted granted Critical
Publication of TWI474092B publication Critical patent/TWI474092B/zh

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/40—Arrangements for improving the aperture ratio

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Liquid Crystal (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)

Description

畫素結構及其製造方法
本發明係關於一種液晶顯示器的畫素結構及其製造方法，特別有關一種可提高面板開口率的畫素結構及其製造方法。
一般液晶顯示器的畫素結構中，必須配置儲存電容來儲存畫素資料至下次更新的時間。該儲存電容通常是由兩金屬層夾置而形成，由於該兩金屬層係不透光，因此該儲存電容的配置必須犧牲面板的開口率，使得開口率降低。
第1圖顯示習知的畫素結構的上視示意圖。第1圖所示的畫素結構為一種平面內轉換(in plane switching,IPS)架構的畫素結構。該畫素結構由閘極線111及資料線151交錯而形成，該畫素結構包含一薄膜電晶體結構19、一畫素電極171、一共用電極181及一儲存電容10。薄膜電晶體結構19包含一閘極113、一源極152和一汲極153。薄膜電晶體結構19的閘極113電性連接至閘極線111，源極152電性連接至資料線151。畫素電極171透過一接觸窗161與薄膜電晶體結構19的汲極153電性連接，共用電極181透過另一接觸窗(未圖示)與共用線112電性連接。畫素電極171與共用電極181位在同一層，為IPS架構的電極配置，其兩者間形成的電場可使液晶分子偏轉。
儲存電容10包含一下電極11和一上電極15，下電極11與上電極15之間設有一絕緣層(未圖示)，下電極11係由共用線112往上下兩側延伸而形成，上電極15係自汲極153延伸至下電極11上方。儲存電容10的下電極11和上電極15皆為不透光的金屬層，如前所述，此儲存電容的配置會降低面板的開口率。
另一方面，在畫素結構的設計中，必須維持一定大小的儲存電容，儲存電容過小會導致饋通電壓(feedthrough voltage)過大，而導致畫面閃爍的情形發生。而在習知的畫素結構中，增加儲存電容勢必需要增加上電極和下電極的面積，如此會使得開口率降低，而影響面板的品位。
因此，如何開發一種畫素結構，使其在維持一定大小之儲存電容的情形下，能夠不降低開口率，或更甚者能夠提升開口率，實為目前產業界企須努力的方向。
本發明之一目的在於提供一種畫素結構及其製造方法，以在不降低開口率的情形下增加儲存電容來降低饋通電壓，避免顯示畫面閃爍的情形發生。
本發明另一目的在於提供一種畫素結構及其製造方法，以開發一種混合IPS與FFS技術的畫素結構。
為達前述目的，本發明提供一種畫素結構的製造方法，包含：形成一圖案化第一金屬層於一基板上，該圖案化第一金屬層包含一共用線及一閘極；形成一圖案化第一透明導電層，該圖案化第一透明導電層的一部份覆蓋該共用線，以與該共用線電性連接；形成一第一絕緣層以覆蓋該圖案化第一金屬層及該圖案化第一透明導電層；形成一圖案化半導體層於該閘極上方的該第一絕緣層上；形成一圖案化第二金屬層，該圖案化第二金屬層包含一源極及一汲極，其中該源極與該汲極分別位於該圖案化半導體層上的部份區域，該閘極、該圖案化半導體層、該源極及該汲極構成一薄膜電晶體結構；形成一第二絕緣層；圖案化該第一絕緣層及該第二絕緣層，以形成一第一接觸窗及一第二接觸窗；以及形成一圖案化第二透明導電層，其包含一畫素電極及一共用電極，其中該畫素電極透過該第一接觸窗與該薄膜電晶體結構的汲極電性連接，該共用電極透過該第二接觸窗與該圖案化第一透明導電層電性連接。
本發明並提供一種畫素結構，其係由一閘極線及一資料線所定義，該畫素結構包含：一共用線，提供一共同電壓；一圖案化第一透明導電層，其與該共用線電性連接，並具有一第一共用電極，延伸至該畫素結構的顯示區；一圖案化第二透明導電層，位在該圖案化第一透明導電層上方，該圖案化第二透明導電層具有一畫素電極及一第二共用電極；至少一絕緣層，設置於該圖案化第一透明導電層與該圖案化第二透明導電層之間；以及一薄膜電晶體結構，與該圖案化第一透明導電層及該圖案化第二透明導電層設置在相同的基板上，該薄膜電晶體結構包含一閘極、一源極及一汲極，該閘極電性連接至該閘極線，該源極電性連接至該資料線；其中該畫素電極電性連接至該薄膜電晶體結構的該汲極，該第二共用電極電性連接至該第一共用電極，該畫素電極、該第一共用電極及該第二共用電極形成的電場會使液晶分子發生偏轉，而且該畫素電極與該第一共用電極間形成一儲存電容。
為避免畫面閃爍，習知技術中需將兩金屬層所佔面積增大以獲得較大的儲存電容來降低饋通電壓，如此會使得開口率下降。本發明之畫素結構的儲存電容主要係利用兩透明導電層來形成，故可在不降低開口率的情形下增加儲存電容來降低饋通電壓，避免顯示畫面閃爍的情形發生。另一方面，本發明是一種混合IPS與FFS技術的畫素結構，畫素電極與第二共用電極類似於IPS架構的電極配置，而畫素電極與第一共同電極類似於FFS架構的電極配置。
本發明是有關一種液晶顯示器，其包含複數個畫素結構，本發明的特點在於各畫素結構係利用兩透明導電層來形成儲存電容(storage capacitor,Cst)，並且本發明的畫素結構是一種混合平面內轉換(in plane switching,IPS)技術和邊緣場切換(fringe field switching,FFS)技術而實現的畫素結構，茲將各畫素的具體結構及其製造方法詳述如下。
本發明揭露一種畫素結構及其製造方法，本發明之畫素結構顯示於第7A圖及第7B圖，其中第7A圖顯示本發明之畫素結構的上視示意圖，第7B圖顯示本發明之畫素結構的剖面示意圖。本發明揭露之畫素結構的製造方法請參閱第2圖至第7圖，其中剖面圖是沿著A-B、C-D及E-F剖面線所繪製。
請參閱第2A圖及第2B圖，首先，利用第一道微影蝕刻製程(photolithographic etching process,PEP)在基板201上形成一圖案化第一金屬層210，圖案化第一金屬層210包含一共用線212和一閘極213。需注意的是，在形成圖案化第一金屬層210的步驟中，圖案化第一金屬層210也可以包含一閘極線211，閘極213為閘極線211的一部份，或者閘極線211的一部份用作閘極213，閘極線211與閘極213實質上是電性連接的。閘極線211、共用線212及閘極213都是用相同的材料且在同一製程步驟中形成。具體來說，在形成圖案化第一金屬層210的步驟中，首先沉積一第一金屬層於基板201上，而後形成一第一圖案化光阻層(未圖示)於該第一金屬層上，接著進行蝕刻製程，以形成如第3A圖所示的共用線212和閘極213，且形成閘極線211，最後再移除該第一圖案化光阻層。
請參閱第3A圖及第3B圖，接著，利用第二道微影蝕刻製程，形成一圖案化第一透明導電層220，其中圖案化第一透明導電層220的一部份覆蓋共用線212，與共用線212電性連接。在本發明中，圖案化第一透明導電層220係用作畫素結構之儲存電容的其中一個電極，同時亦用作IPS及FFS架構的共用電極(容後詳述)。具體來說，在形成圖案化第一透明導電層220的步驟中，首先沉積一第一透明導電層，如銦錫氧化物(indium tin oxide,ITO)，而後形成一第二圖案化光阻層(未圖示)於該第一透明導電層上，接著進行蝕刻製程，以形成如第3A圖及第3B圖所示的圖案化第一透明導電層220，最後再移除該第二圖案化光阻層。如第3A圖所示，圖案化第一透明導電層220的一部份與共用線212重疊，並且圖案化第一透明導電層220自共用線212的一部份延伸至畫素結構的顯示區。
請參閱第4A圖及第4B圖，在形成圖案化第一透明導電層220後，接著形成一第一絕緣層230以覆蓋上述的圖案化第一金屬層210及圖案化第一透明導電層220，如第4B圖所示。需注意的是，第一絕緣層230未顯示於第4A圖中。接下來進行第三道微影蝕刻製程，以形成一圖案化半導體層240於閘極213上方的第一絕緣層230上，其中圖案化半導體層240又稱為主動層。於一實施例中，圖案化半導體層240可包含半導體通道層241及歐姆接觸層242，如第4B圖所示。於第三道微影蝕刻製程中，可先沉積半導體層240，接著再植入N+離子，或者直接沉積摻雜的半導體材料層於半導體通道層241上，以在半導體通道層241上形成歐姆接觸層242。然後，形成第三圖案化光阻層(未圖示)於歐姆接觸層242上，再進行蝕刻製程，保留對應於閘極213上方區域的半導體通道層241及歐姆接觸層242，最後再移除該第三圖案化光阻層，便可形成圖案化半導體層240。
請參閱第5A圖及第5B圖，本發明利用第四道微影蝕刻製程形成一圖案化第二金屬層250，圖案化第二金屬層250包含一源極252及一汲極253，如第5B圖所示，其中源極252和汲極253分別位於圖案化半導體層240的歐姆接觸層242的部份上，閘極213、圖案化半導體層240、源極252及汲極253構成一薄膜電晶體結構28。需注意的是，在形成圖案化第二金屬層250的步驟中，圖案化第二金屬層250也可以包含一資料線251(如第5A圖所示)，源極252為資料線251的一部份，或者資料線251的一部份用作源極252，資料線251與源極252實質上是電性連接的。資料線251及源極252都是用相同的材料且在同一製程步驟中形成。於一實施例中，在形成圖案化第二金屬層250的步驟中，圖案化第二金屬層250並在第一絕緣層230上從汲極253延伸至共用線212上方的部份區域形成一上電極25，而共用線212的一部份作為一下電極21，如第5A圖所示，上電極25與下電極21彼此絕緣且構成一電容(容後詳述)。具體來說，在形成圖案化第二金屬層250的步驟中，首先沉積一第二金屬層，而後形成一第四圖案化光阻層(未圖示)於該第二金屬層上，接著進行蝕刻製程，去除部份的第二金屬層，以在歐姆接觸層242的部份區域上形成源極252及汲極253，且可一併形成資料線251及上電極25，最後再移除該第四圖案化光阻層。
請參閱第6A圖及第6B圖，在形成圖案化第二金屬層250後，接著沉積形成一第二絕緣層260，而後並利用第五道微影蝕刻製程圖案化第一絕緣層230及第二絕緣層260，以形成一第一接觸窗261及一第二接觸窗262，如第6A圖及第6B圖所示。需注意的是，第二絕緣層260未顯示於第6A圖中。具體來說，圖案化第一絕緣層230及第二絕緣層260的步驟包含：形成一第五圖案化光阻層(未圖示)於第二絕緣層260上，接著進行蝕刻製程，去除部份的第二絕緣層260及第一絕緣層230，以形成第一接觸窗261曝露出圖案化第二金屬層250中與汲極253電性連接的部份，並形成第二接觸窗262以曝露出部份圖案化第一透明導電層220，最後再移除該第五圖案化光阻層。於一實施例中，上述圖案化第二金屬層250中與汲極253電性連接的部份係位在共用線212上方的部份區域。
請參閱第7A圖及第7B圖，本發明最後利用第六道微影蝕刻製程形成一圖案化第二透明導電層270，其包含一畫素電極271及一共用電極272，其中畫素電極271係透過第一接觸窗261與該薄膜電晶體結構28的汲極253電性連接，而共用電極272係透過第二接觸窗262與圖案化第一透明導電層220電性連接，如第7A圖及第7B圖所示。需注意的是，第7A圖中被圖案化第二透明導電層270覆蓋的下方元件以虛線表示。具體來說，在形成圖案化第二透明導電層270的步驟中，先沉積一第二透明導電層，如銦錫氧化物，再形成一第六圖案化光阻層(未圖示)於該第二透明導電層上，接著進行蝕刻製程，以形成畫素電極271及共用電極272，最後再移除該第六圖案化光阻層。如第7A圖所示，共用電極272具有一U型狹縫，畫素電極271具有一U型結構，其U型結構支腳延伸至畫素結構的顯示區，且位在共用電極272的U型狹縫內。在其它實施例中，共用電極272亦可具有其它類型的狹縫，而畫素電極271則具有對應該些類型的狹縫的結構。
如前所述，圖案化第二透明導電層270的共用電極272係與圖案化第一透明導電層220電性連接，因此圖案化第一透明導電層220的電位與共用電極272相同而可視為另一共同電極。本發明中，畫素電極271與共用電極272類似於IPS架構的電極配置，可形成水平電場，而畫素電極271與該另一共同電極(即圖案化第一透明導電層220)則類似於FFS架構的電極配置，可形成邊緣電場，因此本發明是一種混合IPS與FFS技術的畫素結構。再者，彼此絕緣設置的圖案化第一透明導電層220與圖案化第二透明導電層270中的像素電極271係形成本發明之畫素結構的儲存電容。由於本發明之畫素結構的儲存電容係由兩透明導電層所形成，相較於習知技術中以兩金屬層夾置來形成儲存電容，本發明不會因形成儲存電容而影響面板的開口率，因此本發明在不降低開口率的情形下，可有效降低饋通電壓(feedthrough voltage)，避免畫面閃爍。此外，另一方面，共用線212的一部份所形成的下電極21及對應共用線212上方部份區域的圖案化第二金屬層250所形成的上電極25，兩者所構成之電容的電容值亦對本發明上述的儲存電容有所貢獻。
本發明另一較佳實施例中，在利用第二道微影蝕刻製程形成圖案化第一透明導電層的過程中，可形成如第8C圖所示的圖案化第一透明導電層220a，其對應圖案化第二透明導電層270的共用電極272設置有一鏤空結構，其有助於增加透光度。除此之外，其餘製程與第2、4~7圖類似，在此不再贅述。本發明另一較佳實施例的畫素結構的上視示意圖及剖面示意圖分別顯示於第8A圖及第8B圖。
請參閱第7A圖及第7B圖，本發明之畫素結構由閘極線211及資料線251交錯而形成，其係由閘極線211和資料線251所定義。該畫素結構包含一共用線212、一圖案化第一透明導電層220、一圖案化第二透明導電層270、至少一絕緣層230、260及一薄膜電晶體結構28，這些元件都設置在同一基板201上。閘極線221提供掃描訊號，資料線251提供畫素資料，而共用線212則用以提供共同電壓。需注意的是，第7A圖中被圖案化第二透明導電層270覆蓋的下方元件以虛線表示。
圖案化第一透明導電層220是延伸至該畫素結構的顯示區以形成一第一共用電極，該第一共用電極係與共用線212電性連接。於一實施例中，圖案化第一透明導電層220的一部份係與共用線212直接重疊，使得該第一共用電極電性連接至共用線212。圖案化第二透明導電層270位在圖案化第一透明導電層220上方，圖案化第一透明導電層220與圖案化第二透明導電層270之間設置有該至少一絕緣層230、260。圖案化第二透明導電層270形成有一畫素電極271及一第二共用電極272。如第7A圖所示，第二共用電極272具有複數個狹縫，畫素電極271具有一U型結構，該U型結構的支腳延伸至該畫素結構的顯示區，且位在第二共用電極272的狹縫內。
薄膜電晶體結構28包含一閘極213、一源極252及一汲極253，閘極213電性連接至閘極線221，源極253電性連接至資料線251。再者，圖案化第二透明導電層270的畫素電極271電性連接至薄膜電晶體結構28的汲極253。於一實施例中，圖案化第二透明導電層270的畫素電極271係透過一第一接觸窗261而與薄膜電晶體結構28的汲極253電性連接。圖案化第一透明導電層220的第一共用電極電性連接至圖案化第二透明導電層270的第二共用電極272，亦即該第一共用電極與第二共用電極272的電位相同。於一實施例中，圖案化第二透明導電層270的第二共同電極272係透過一第二接觸窗262而與圖案化第一透明導電層220的第一共同電極電性連接。
本發明中，圖案化第二透明導電層270的畫素電極271會分別與第一共用電極和第二共用電極272形成電場而使液晶分子發生偏轉。詳言之，圖案化第二透明導電層270中的畫素電極271與第二共用電極272類似於IPS架構的電極配置，可形成水平電場；而圖案化第二透明導電層270的畫素電極271與圖案化第一透明導電層220的第一共同電極類似於FFS架構的電極配置，可形成邊緣電場，因此本發明是一種混合IPS與FFS技術的畫素結構，具有廣視角、低耗電及低色偏等優勢。
再者，如前所述，圖案化第一透明導電層220與圖案化第二透明導電層270設置有該至少一絕緣層230、260，彼此絕緣設置的畫素電極271與該第一共用電極會形成本發明之畫素結構的第一儲存電容。此外，本發明之畫素結構更包含一金屬層，其自薄膜電晶體結構28的汲極253延伸至共用線212上方的部份區域形成一上電極25，而共用線212的部份區域形成一下電極21，上電極25與下電極21會構成本發明之畫素結構的第二儲存電容。本發明畫素結構之儲存電容的有效電容值係由第一儲存電容與第二儲存電容的電容值相加而得。相較於習知技術中僅以兩金屬層夾置來形成儲存電容，本發明係將兩金屬層所佔面積縮小來提高開口率，同時利用兩透明導電層形成的電容來補償因該兩金屬層面積縮小而減少的電容。舉例來說，在相同的饋通電壓下，儲存電容之有效電容值為121fF，第1圖所示之習知的畫素結構其開口率為36.75%，而第7A圖及第7B圖所示之本發明畫素結構的開口率為41.02%，兩者開口率差異達到10%左右，可見本發明之畫素結構在不降低儲存電容的情形下，能夠有效提高開口率。
由上，習知技術中僅以兩金屬層夾置來形成儲存電容，當饋通電壓增大時，需要較大的儲存電容以避免畫面閃爍，而習知需將兩金屬層所佔面積增大以獲得較大的儲存電容，如此使得開口率下降。本發明之畫素結構的儲存電容主要係利用兩透明導電層來形成，故可在不降低開口率的情形下增加儲存電容，饋通電壓會因儲存電容增加而下降，因此可減輕顯示畫面閃爍的情形發生。
此外，於一實施例中，共用線212、閘極線211與薄膜電晶體28的閘極213可在同一製程中形成，因而共用線212、閘極線211與閘極213位在同一層。於一實施例中，閘極213與閘極線211可在同一製程中形成，源極252與資料線251可在另一製程中形成，因而閘極213與閘極線211位在同一層，而源極252與資料線251同屬於另一層。於另一實施例中，薄膜電晶體結構28更包含一半導體層240，如前所述，半導體層240包含一半導體通道層241及一歐姆接觸層242。
本發明另一較佳實施例中，可形成如第8C圖所示的圖案化第一透明導電層220a作為該第一共用電極，其對應圖案化第二透明導電層270的第二共用電極272設置有一鏤空結構，其有助於增加透光度。本發明另一較佳實施例的畫素結構的上視示意圖及剖面示意圖分別顯示於第8A圖及第8B圖。
綜上所述，雖然本發明已用較佳實施例揭露如上，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．儲存電容
11．．．下電極
15．．．上電極
19．．．薄膜電晶體結構
111．．．閘極線
112．．．共用線
113．．．閘極
151．．．資料線
152．．．源極
153．．．汲極
161．．．接觸窗
171．．．畫素電極
181．．．共用電極
25．．．上電極
21．．．下電極
28．．．薄膜電晶體結構
201．．．基板
210．．．圖案化第一金屬層
211．．．閘極線
212．．．共用線
213．．．閘極
220．．．圖案化第一透明導電層
220a．．．圖案化第一透明導電層
230．．．第一絕緣層
240．．．圖案化半導體層
241．．．半導體通道層
242．．．歐姆接觸層
250．．．圖案化第二金屬層
251．．．資料線
252．．．源極
253．．．汲極
260．．．第二絕緣層
261．．．第一接觸窗
262．．．第二接觸窗
270．．．圖案化第二透明導電層
271．．．畫素電極
272．．．共用電極
第1圖顯示習知的畫素結構的上視示意圖。
第2A圖顯示本發明之畫素結構的製造方法中形成一圖案化第一金屬層的示意圖。
第2B圖顯示第2A圖中沿A-B、C-D、E-F剖面線所繪製的剖面示意圖。
第3A圖顯示本發明之畫素結構的製造方法中形成一圖案化第一透明導電層的示意圖。
第3B圖顯示第3A圖中沿A-B、C-D、E-F剖面線所繪製的剖面示意圖。
第4A圖顯示本發明之畫素結構的製造方法中形成一圖案化半導體層的示意圖。
第4B圖顯示第4A圖中沿A-B、C-D、E-F剖面線所繪製的剖面示意圖。
第5A圖顯示本發明之畫素結構的製造方法中形成一圖案化第二金屬層的示意圖。
第5B圖顯示第5A圖中沿A-B、C-D、E-F剖面線所繪製的剖面示意圖。
第6A圖顯示本發明之畫素結構的製造方法中圖案化第一絕緣層及一第二絕緣層的示意圖。
第6B圖顯示第6A圖中沿A-B、C-D、E-F剖面線所繪製的剖面示意圖。
第7A圖顯示本發明之畫素結構的製造方法中形成一圖案化第二透明導電層的示意圖。
第7B圖顯示第7A圖中沿A-B、C-D、E-F剖面線所繪製的剖面示意圖。
第8A圖顯示本發明另一較佳實施例之畫素結構的上視示意圖。
第8B圖顯示第8A圖所示之畫素結構的剖面示意圖。
第8C圖顯示第8A圖中圖案化第一透明導電層的示意圖。
28．．．薄膜電晶體結構
210．．．圖案化第一金屬層
211．．．閘極線
212．．．共用線
213．．．閘極
220．．．圖案化第一透明導電層
240．．．圖案化半導體層
250．．．圖案化第二金屬層
251．．．資料線
252．．．源極
253．．．汲極
261．．．第一接觸窗
262．．．第二接觸窗
270．．．圖案化第二透明導電層
271．．．畫素電極
272．．．共用電極

Claims (19)

  1. 一種畫素結構的製造方法，包含：形成一圖案化第一金屬層於一基板上，該圖案化第一金屬層包含一共用線及一閘極；形成一圖案化第一透明導電層，該圖案化第一透明導電層的一部份覆蓋該共用線，以與該共用線電性連接；形成一第一絕緣層以覆蓋該圖案化第一金屬層及該圖案化第一透明導電層；形成一圖案化半導體層於該閘極上方的該第一絕緣層上；形成一圖案化第二金屬層，該圖案化第二金屬層包含一源極及一汲極，其中該源極與該汲極分別位於該圖案化半導體層上的部份區域，該閘極、該圖案化半導體層、該源極及該汲極構成一薄膜電晶體結構；形成一第二絕緣層；圖案化第一絕緣層及該第二絕緣層，以形成一第一接觸窗及一第二接觸窗；以及形成一圖案化第二透明導電層，其包含一畫素電極及一共用電極，其中該畫素電極透過該第一接觸窗與該薄膜電晶體結構的汲極電性連接，該共用電極透過該第二接觸窗與該圖案化第一透明導電層電性連接；其中，該圖案化第一透明導電層具有一鏤空結構，其對應於該圖案化第二透明導電層的該共用電極而設置。
  2. 如申請專利範圍第1項所述之畫素結構的製造方法，其中形成該圖案化第一金屬層的步驟包含： 沉積一第一金屬層於該基板上；形成一第一圖案化光阻層於該第一金屬層上；進行蝕刻製程，以形成該共用線及該閘極；以及移除該第一圖案化光阻層。
  3. 如申請專利範圍第1項所述之畫素結構的製造方法，其中形成該圖案化第一金屬層的步驟中，該圖案化第一金屬層更包含一閘極線，該閘極線的一部份用作該閘極。
  4. 如申請專利範圍第1項所述之畫素結構的製造方法，其中形成該圖案化第一透明導電層的步驟包含：沉積一第一透明導電層；形成一第二圖案化光阻層於該第一透明導電層上；進行蝕刻製程，以形成該圖案化第一透明導電層，其中該圖案化第一透明導電層的一部份與該共用線重疊，並且該圖案化第一透明導電層自該共用線的一部份延伸至該畫素結構的顯示區；以及移除該第二圖案化光阻層。
  5. 如申請專利範圍第1項所述之畫素結構的製造方法，其中形成該圖案化半導體層的步驟係利用一第三圖案化光阻層對一半導體層進行圖案化，以形成位於該閘極上方之該第一絕緣層上的該圖案化半導體層。
  6. 如申請專利範圍第1項所述之畫素結構的製造方法，其中形成該圖案化第二金屬層的步驟包含：沉積一第二金屬層；形成一第四圖案化光阻層於該第二金屬層上； 進行蝕刻製程，去除部份該第二金屬層，以在該圖案化半導體層的部份區域上形成該源極及該汲極；以及移除該第四圖案化光阻層。
  7. 如申請專利範圍第1項所述之畫素結構的製造方法，其中形成該圖案化第二金屬層的步驟中，該圖案化第二金屬層更包含一資料線，該資料線與該源極電性連接。
  8. 如申請專利範圍第1項所述之畫素結構的製造方法，其中形成該圖案化第二金屬層的步驟中，該圖案化第二金屬層並在該第一絕緣層上從該汲極延伸至該共用線上方的部份區域。
  9. 如申請專利範圍第1項所述之畫素結構的製造方法，其中圖案化該第一絕緣層及該第二絕緣層的步驟包含：形成一第五圖案化光阻層於該第二絕緣層上；進行蝕刻製程，去除部份該第二絕緣層及該第一絕緣層，以形成該第一接觸窗曝露出該圖案化第二金屬層中與該汲極電性連接的部份，並形成該第二接觸窗以曝露出部份該圖案化第一透明導電層；以及移除該第五圖案化光阻層。
  10. 如申請專利範圍第1項所述之畫素結構的製造方法，其中形成該圖案化第二透明導電層的步驟包含：沉積一第二透明導電層；形成一第六圖案化光阻層於該第二透明導電層上；進行蝕刻製程，以形成該畫素電極及該共用電極，該共用電極具有一U型狹縫，該畫素電極具有一U型結構，該U型結構的支腳延伸至該畫素結 構的顯示區，且位在該共用電極的該U型狹縫內；以及移除該第六圖案化光阻層。
  11. 一種畫素結構，其係由一閘極線及一資料線所定義，該畫素結構包含：一共用線，提供一共同電壓；一圖案化第一透明導電層，其與該共用線電性連接，並具有一第一共用電極，延伸至該畫素結構的顯示區；一圖案化第二透明導電層，位在該圖案化第一透明導電層上方，該圖案化第二透明導電層具有一畫素電極及一第二共用電極；至少一絕緣層，設置於該圖案化第一透明導電層與該圖案化第二透明導電層之間；以及一薄膜電晶體結構，與該圖案化第一透明導電層及該圖案化第二透明導電層設置在相同的基板上，該薄膜電晶體結構包含一閘極、一源極及一汲極，該閘極電性連接至該閘極線，該源極電性連接至該資料線；其中，該畫素電極電性連接至該薄膜電晶體結構的該汲極，該第二共用電極電性連接至該第一共用電極，該畫素電極、該第一共用電極及該第二共用電極形成的電場會使液晶分子發生偏轉，而且該畫素電極與該第一共用電極間形成一儲存電容；其中，該圖案化第一透明導電層的該第一共同電極具有一鏤空結構，其對應於該圖案化第二透明導電層的該第二共用電極而設置。
  12. 如申請專利範圍第11項所述之畫素結構，更包含一金屬層，其自該薄膜電晶體結構的汲極延伸至該共用線上方的部份區域形成一上電極， 其中該共用線的部份區域形成一下電極，該上電極及該下電極構成另一儲存電容。
  13. 如申請專利範圍第11項所述之畫素結構，其中該共用線與該薄膜電晶體的閘極位在同一層。
  14. 如申請專利範圍第11項所述之畫素結構，其中該圖案化第一透明導電層的一部份與該共用線重疊。
  15. 如申請專利範圍第11項所述之畫素結構，其中該閘極與該閘極線位在同一層，而該源極與該資料線同屬於另一層。
  16. 如申請專利範圍第11項所述之畫素結構，其中該圖案化第二透明導電層的該畫素電極係透過一第一接觸窗與該薄膜電晶體結構的該汲極電性連接。
  17. 如申請專利範圍第11項所述之畫素結構，其中該圖案化第二透明導電層的該第二共同電極係透過一第二接觸窗與該圖案化第一透明導電層的該第一共同電極電性連接。
  18. 如申請專利範圍第11項所述之畫素結構，其中該第二共用電極具有一U型狹縫，該畫素電極具有一U型結構，該U型結構的支腳延伸至該畫素結構的顯示區，且位在該第二共用電極的狹縫內。
  19. 如申請專利範圍第11項所述之畫素結構，其中該薄膜電晶體結構更包含一半導體層，該半導體層包含一半導體通道層及一歐姆接觸層。
TW100140628A 2011-11-07 2011-11-07 畫素結構及其製造方法 TWI474092B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW100140628A TWI474092B (zh) 2011-11-07 2011-11-07 畫素結構及其製造方法
CN201110400705.9A CN103094069B (zh) 2011-11-07 2011-12-06 像素结构
US13/355,481 US9081241B2 (en) 2011-11-07 2012-01-20 Pixel structure and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW100140628A TWI474092B (zh) 2011-11-07 2011-11-07 畫素結構及其製造方法

Publications (2)

Publication Number Publication Date
TW201319701A TW201319701A (zh) 2013-05-16
TWI474092B true TWI474092B (zh) 2015-02-21

Family

ID=48206503

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100140628A TWI474092B (zh) 2011-11-07 2011-11-07 畫素結構及其製造方法

Country Status (3)

Country Link
US (1) US9081241B2 (zh)
CN (1) CN103094069B (zh)
TW (1) TWI474092B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103353695B (zh) * 2013-06-28 2015-12-09 北京京东方光电科技有限公司 一种阵列基板及显示装置
KR102095787B1 (ko) * 2013-08-29 2020-04-02 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
CN103700671B (zh) * 2013-12-24 2017-01-11 华映视讯（吴江）有限公司 像素阵列基板及显示面板
CN104280951A (zh) * 2014-09-23 2015-01-14 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
KR102262431B1 (ko) 2015-02-03 2021-06-08 삼성디스플레이 주식회사 액정 표시 장치
CN105116642B (zh) * 2015-09-24 2018-07-17 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN107229168A (zh) * 2017-06-01 2017-10-03 昆山龙腾光电有限公司 显示面板的阵列基板及显示装置
TWI648800B (zh) * 2017-08-03 2019-01-21 友達光電股份有限公司 畫素結構

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200639543A (en) * 2005-05-10 2006-11-16 Mitsubishi Electric Corp Liquid crystal display and manufacturing method therefor
TW200730976A (en) * 2005-12-05 2007-08-16 Semiconductor Energy Lab Co Ltd Liquid crystal display device
TW200809357A (en) * 2006-05-16 2008-02-16 Semiconductor Energy Lab Liquid crystal display device and semiconductor device
TW200916929A (en) * 2007-10-05 2009-04-16 Lg Display Co Ltd Liquid crystal display device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100344844B1 (ko) * 1998-07-07 2002-11-18 엘지.필립스 엘시디 주식회사 액정표시소자및그제조방법
TW513600B (en) * 2000-06-07 2002-12-11 Ind Tech Res Inst In-plane switching liquid crystal displaying device and method of fabricating the same
CN100371813C (zh) * 2003-10-14 2008-02-27 Lg.菲利浦Lcd株式会社 面内切换型液晶显示装置中的液晶显示板及其制造方法
KR100689312B1 (ko) * 2003-11-11 2007-03-08 엘지.필립스 엘시디 주식회사 수평전계방식 액정표시소자 및 그 제조방법
KR101127822B1 (ko) * 2004-12-24 2012-03-26 엘지디스플레이 주식회사 수평 전계 박막 트랜지스터 기판 및 그 제조 방법
KR20060078713A (ko) 2004-12-30 2006-07-05 엘지.필립스 엘시디 주식회사 횡전계방식 액정표시소자
KR20060077870A (ko) * 2004-12-31 2006-07-05 엘지.필립스 엘시디 주식회사 횡전계방식 액정표시소자
TWI356263B (en) * 2007-11-30 2012-01-11 Hannstar Display Corp Liquid crystal display with high aperture ratio
CN101470308B (zh) * 2007-12-25 2011-03-16 瀚宇彩晶股份有限公司 具有高开口率的液晶显示器
JP5771365B2 (ja) 2009-11-23 2015-08-26 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 中小型液晶表示装置
KR101735386B1 (ko) * 2010-06-25 2017-05-30 엘지디스플레이 주식회사 터치 센서가 내장된 액정 표시 장치 및 그 구동 방법과 그 제조 방법
KR101866946B1 (ko) * 2010-11-02 2018-06-14 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101298613B1 (ko) * 2010-12-27 2013-08-26 엘지디스플레이 주식회사 횡전계 방식 액정표시장치용 어레이기판 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200639543A (en) * 2005-05-10 2006-11-16 Mitsubishi Electric Corp Liquid crystal display and manufacturing method therefor
TW200730976A (en) * 2005-12-05 2007-08-16 Semiconductor Energy Lab Co Ltd Liquid crystal display device
TW200809357A (en) * 2006-05-16 2008-02-16 Semiconductor Energy Lab Liquid crystal display device and semiconductor device
TW200916929A (en) * 2007-10-05 2009-04-16 Lg Display Co Ltd Liquid crystal display device

Also Published As

Publication number Publication date
CN103094069B (zh) 2016-04-20
TW201319701A (zh) 2013-05-16
US9081241B2 (en) 2015-07-14
US20130112983A1 (en) 2013-05-09
CN103094069A (zh) 2013-05-08

Similar Documents

Publication Publication Date Title
TWI474092B (zh) 畫素結構及其製造方法
US8754415B2 (en) High light transmittance in-plane switching liquid crystal display device and method for manufacturing the same
KR101055011B1 (ko) 액티브 매트릭스 기판 및 그것을 구비한 액정 표시 장치
TWI453516B (zh) 畫素結構及其製作方法
TWI420210B (zh) 畫素結構及其製造方法
US20060273316A1 (en) Array substrate having enhanced aperture ratio, method of manufacturing the same and display apparatus having the same
US20230178560A1 (en) Thin-film transistor and method for manufacturing same, and array substrate and display panel
CN205645811U (zh) 一种阵列基板及显示装置
CN104035250A (zh) 主动元件阵列基板
JP5936839B2 (ja) アレイ基板およびその製造方法、並びに液晶ディスプレー
TW201327833A (zh) 顯示裝置以及包含其之影像顯示系統
US8111342B2 (en) Display substrate, method of manufacturing the same and display device using the display substrate
US9704890B2 (en) Display substrate including direct contact part and method of fabricating the same
US20120169984A1 (en) Display substrate and method of manufacturing the same
KR102218945B1 (ko) 박막 트랜지스터 기판의 제조 방법
TWI460515B (zh) 一種邊緣電場型液晶顯示器陣列基板及其製造方法
JP2006301505A (ja) 表示装置
KR20150000139A (ko) 박막 트랜지스터 어레이 기판 및 이의 제조 방법
TWI471672B (zh) 顯示面板的畫素結構及其製造方法
JP4441507B2 (ja) 液晶表示装置
CN101566768B (zh) 薄膜晶体管液晶显示器像素结构及其制造方法
TWI414866B (zh) 形成畫素結構之方法
TWI453519B (zh) 顯示面板之畫素結構及其製作方法
KR20030058327A (ko) 액정 표시 장치용 어레이 기판 및 그의 제조 방법
JP2024512846A (ja) 画素電極、アレイ基板及び表示装置