JP5936839B2 - アレイ基板およびその製造方法、並びに液晶ディスプレー - Google Patents

Description

本発明は、アレイ基板およびその製造方法、並びに液晶ディスプレーに関する。

液晶ディスプレーは、現在よく使われているフラットパネルディスプレーであり、薄膜トランジスタ液晶ディスプレー（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ，ＴＦＴ−ＬＣＤと略称する）がそのなかの主なタイプとなる。

液晶ディスプレーにおける液晶パネルは、一般的に、アレイ基板とカラー基板とをセル化することによって形成される。アレイ基板の代表的な構造は、アレイ基板を有するものであり、該アレイ基板に縦横に交差するデータラインとゲートラインが形成されることにより、マトリックス状に配列する複数の画素ユニットが画成される。各画素ユニットに、ＴＦＴスイッチング素子と画素電極が設けられている。各ＴＦＴスイッチング素子は、例えば、図１Ａと１Ｂに示すように、ゲート電極３、活性層６、ソース電極７およびドレイン電極８を備える構成となる。ゲート電極３は１本のゲートラインに電気的に接続され、またはゲートラインの一部としてベース基板１に形成される。活性層６はゲート絶縁層４を介してゲート電極３の上方に形成される。ソース電極７とドレイン電極８の端部は対向するように活性層６上に形成される。ソース電極７とドレイン電極８との間にチャネル領域が定義される。スイッチング素子をオンにする高電圧をゲート電極３に導入すると、ソース電極７とドレイン電極８との間は活性層６によって電気的に導通することができる。

従来技術では、アレイ基板における様々な導電パターンの構造は、一般的に、マスク露光技術でエッチングすることによって形成される。例えば、ソース電極とドレイン電極は、同じ材料で一回のマスクパターニング工程によって形成されたのである。ソース電極とドレイン電極との間のチャネル長Ｌ（ソース電極とドレイン電極との間の距離）は、マスクパターニング工程のパラメータ、例えば、マスクのパターン寸法、露光精度およびエッチング精度などの要素に制限されるので、最小値に限界がある。従来技術では、一般的に、許容できるチャネル長Ｌの最小値は４μｍである。但し、チャネル長はＴＦＴスイッチング素子の導通性を左右する。チャネルが長いほど、同じ性能を確保するためＴＦＴの寸法も相応に長くなってしまう。これによって、画素ユニットの開口率が小さくなる。従って、チャネル長さを短くすることは、従来技術における改善されるべき問題である。

本発明の実施形態にかかるアレイ基板は、ベース基板を有し、ベース基板に縦横に交差するデータラインとゲートラインが形成されることにより、マトリックス状に配列する複数の画素ユニットが画成され、各画素ユニットにスイッチング素子が設置される。各前記スイッチング素子は、ゲート電極、活性層、ソース電極およびドレイン電極と、拡張導電部とを有し、前記ソース電極と前記ドレイン電極の前記活性層に接触する端部は対向してチャネル領域を定義し、前記拡張導電部は、前記ソース電極または前記ドレイン電極に隣接して電気的に接触する。前記拡張導電部の端部は、前記拡張導電部に接触するソース電極またはドレイン電極を超え、前記チャネル領域内に延び、少なくとも前記チャネル領域内で前記活性層に接触する。

本発明の他の実施形態は、アレイ基板の製造方法を提供する。この製造方法は、少なくともベース基板にスイッチング素子を形成する工程を含む。各前記スイッチング素子はゲート電極、活性層、ソース電極およびドレイン電極を備え、前記ソース電極と前記ドレイン電極の、前記活性層に接触する端部は対向してチャネル領域を定義する。また、前記スイッチング素子のソース電極とドレイン電極のパターンを形成する前または後に、導電薄膜を形成し、該導電薄膜を拡張導電部を有するパターンにパターニングする工程をさらに含む。前記拡張導電部は前記ソース電極または前記ドレイン電極に隣接して電気的に接触し、前記拡張導電部の端部は、前記拡張導電部に接触するソース電極またはドレイン電極を超え、前記チャネル領域内に延び、少なくとも前記チャネル領域内で前記活性層に接触する。

本発明の実施形態は、液晶パネルを備える液晶ディスプレーであって、前記液晶パネルは、セル化されたカラー基板と上述のアレイ基板を備える。

従来のアレイ基板におけるスイッチング素子構成の概略平面図である。 図１ＡのＡ−Ａ断面の概略断面図である。 本発明の第１実施例のアレイ基板におけるスイッチング素子構成の概略平面図である。 図２ＡのＡ−Ａ断面の概略断面図である。 本発明の第１実施例のアレイ基板の一部の構成の概略平面図である。 図３ＡのＢ−Ｂ断面の概略断面図である。 本発明の第２実施例のアレイ基板を製造するときの一部の構成の概略平面図である。 図４ＡのＣ−Ｃ断面の概略断面図である。 本発明の第２実施例のアレイ基板を製造するときの一部の構成の概略平面図である。 図５ＡのＣ−Ｃ断面の概略断面図である。 本発明の第２実施例のアレイ基板を製造するときの一部の構成の概略平面図である。 図６ＡのＣ−Ｃ断面の概略断面図である。 本発明の第２実施例のアレイ基板を製造するときの一部の構成の概略平面図である。 図７ＡのＣ−Ｃ断面の概略断面図である。

本発明の実施形態の目的、技術内容及び効果をより明確にするために、以下、本発明の実施形態を表す図面を参照しながら、本発明の実施形態を明確かつ完全に説明する。勿論、ここで記載された実施形態は、ただ本発明の実施形態の一部だけであり、本発明の全ての実施形態ではない。本発明の実施形態に基づき、当業者が創造的な活動をしない前提で得られる他の実施形態は全て本発明の技術範囲に含まれる。

本発明実施形態はベース基板を有するアレイ基板であって、ベース基板に縦横に交差するデータラインとゲートラインが形成され、マトリックス状に配列する複数の画素ユニットが画成され、各画素ユニットにＴＦＴスイッチング素子が設置される。各ＴＦＴスイッチング素子は、ゲート電極、活性層、ソース電極およびドレイン電極を有しており、ソース電極とドレイン電極の活性層に接触する端部は互いに対向し、ソース電極またはソース電極の少なくとも一部のパターンの上方と／または下方に拡張導電部が更に形成される。拡張導電部のパターンはそれに接触するソース電極またはドレイン電極の範囲を超え、チャネル内に延び、活性層に接触する。これにより、拡張導電部は、ソース電極とドレイン電極とを接続する方向でソース電極よりもドレイン電極に接近し、またはドレイン電極よりもソース電極に接近する。

本発明の実施形態案によれば、ソース・ドレイン電極と別体に形成された拡張導電部によって、ＴＦＴスイッチング素子の有効チャネル長を短くする。拡張導電部の材料は、例えば、透明導電材料や金属材料などアレイ基板を形成する従来の導電材料であってもよい。また、ソース・ドレイン電極を形成する材料と同じでもいいし、異なってもよい。拡張導電部は、ソース電極またはドレイン電極の全体またはその一部に電気的に接触し、かつ、ソース電極とドレイン電極との間のチャネル領域内で活性層に電気的に接触するので、ＴＦＴスイッチング素子におけるソース電極やドレイン電極と同時に作動する。作動中、ソース電極やドレイン電極の一部にみなされてもよく、電気的に導通する役割を果たす。この拡張導電部は、ソース・ドレイン電極と独立して他のパターニングによって形成されたので、ソース電極やドレイン電極を形成するときのパターニングのパラメータに制限されず、ソース電極やドレイン電極の範囲を更に超えてチャネル方向へ延びることができ、有効チャネル長を短くする。

拡張導電部はソース電極やドレイン電極の上または下に別体に形成され、有効チャネル長を短くすることができる。拡張導電部は、ソース電極またはドレイン電極に電気的に導通することができればよく、ソース・ドレイン電極の上方に覆ってもいいし、ソース・ドレイン電極の下方に形成してもよい。本発明の実施形態において、ＴＦＴのタイプを限定せず、トップゲート型やボトムゲート型のいずれでもよい。１つの実施形態において、従来の構造や工程と合わせて拡張導電部を形成してもよい。例えば、アレイ基板の１つの具体例において、ソース電極、ドレイン電極、活性層およびデータラインがゲート絶縁層上に形成され、ゲート絶縁層上に画素電極や共通電極がさらに形成される。画素電極や共通電極の材料で拡張導電部を形成することによって、拡張導電部は、画素電極や共通電極と同時に形成することができるようになり、拡張導電部を形成する余計な工程が必要ではない。以下、具体的な実施例によって詳しく説明する。
（第１実施例）

図２Ａは本発明の第１実施例に係るアレイ基板のスイッチング素子構成の概略平面図であり、図２Ｂは図２ＡのＡ−Ａ断面の概略断面図である。

該アレイ基板はベース基板１を有し、ベース基板１に縦横に交差するデータラインとゲートラインが形成され、マトリックス状に配列する複数の画素ユニットが画成される。各画素ユニットに薄膜トランジスタ（ＴＦＴ）であるスイッチング素子が形成される。各スイッチング素子は、ゲート電極３、活性層６、ソース電極７およびドレイン電極８を備える。図２Ａと２Ｂに示すように、ゲート電極３はベース基板１に形成され、１本のゲートラインに電気的に接続されるか、ゲートラインの一部になる。ゲート絶縁膜４はゲート電極３とゲートラインを覆うように形成される。活性層６はゲート絶縁膜４上に形成され、かつゲート電極３の上方に位置する。ソース電極７とドレイン電極８が活性層６に接触するように形成される。ソース電極７とドレイン電極８の活性層６に接する端部は所定の距離を離れて対向する。これによって、ソース電極７とドレイン電極８との間にＴＦＴのチャネル領域が定義される。上述のＴＦＴは、ボトムゲート型のＴＦＴであり、ゲート電極３はソース電極７とドレイン電極８の下方に形成される。当該実施例において、ドレイン電極８の下方に接触するように拡張導電部１２が形成される。この拡張導電部１２のパターンは、それに接触されるドレイン電極８の範囲を超え、チャネル領域内まで延びる。そのため、拡張導電部１２の端部がドレイン電極８よりもソース電極７に接近するように形成される。また、拡張導電部１２はソース電極７とドレイン電極８との間のチャネル領域において活性層６に接触する。

本実施例では、拡張導電層１２は、画素電極や共通電極を形成する透明導電材料によって形成され、画素電極や共通電極と同時に形成されてもよい。また、画素電極のパターンを形成するときに、後に形成されるドレイン電極の下方まで延びるように拡張導電部１２を形成する。図に示すように、拡張導電部１２は画素電極１１と一体に形成されるが、これは必須ではない。拡張導電部１２と画素電極１１は、同時にドレイン電極８に電気的に接続すれば、分かれて形成されてもよい。

また、変形例として、拡張導電部はドレイン電極７の下方に形成されてもよく、画素電極１１と同じ材料で該画素電極１１と同時に形成され、つまり、同一のパターニング工程で形成される。このとき、拡張導電部の端部はソース電極７よりもドレイン電極８側に延出するため、ソース電極７とドレイン電極８との間の有効チャネル長を短くできる。

上述構成を有するスイッチング素子は、例えば、ツイストネマチック（Ｔｗｉｓｔｅｄ ｎｅｍａｔｉｃ、ＴＮと略称する）型、フリンジフィールドスイッチング（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ、ＦＦＳと略称する）型などの様々のアレイ基板に適用される。１つの具体例において、上記スイッチング素子は高開口率ＦＦＳ（Ｈｉｇｈ ａｐｅｒｔｕｒｅ ｒａｔｉｏ ＦＦＳ；ＨＦＦＳと略称する）型アレイ基板１００に適用される。図３Ａと３Ｂに示すように、該ＨＦＦＳアレイ基板１００において、ゲートライン２とゲート電極３はベース基板１に形成され、ゲート電極３がゲートライン２から分岐される。ゲートライン２とゲート電極３上を覆うようにゲート絶縁膜４が形成される。ゲート絶縁層４には、ソース電極７、ドレイン電極８、活性層６およびデータライン５が形成され、さらに画素電極１１が形成され、画素電極１１を形成する材料で拡張導電部１２が形成される。ソース電極７、ドレイン電極８、データライン５および画素電極１１上を覆うようにパッシベーション層９が形成され、パッシベーション層９上にさらに共通電極１０が形成される。本実施形態では、拡張導電部１２は画素電極１１と同時に形成され、かつ一体に成形され、拡張導電部１２はドレイン電極８の下方に延び、ドレイン電極８と活性層６との間に位置される。そのため、ドレイン電極８との電気的な接続が実現されるだけでなく、ドレイン電極８と活性層６との電気的な接続も実現される。拡張導電部１２はドレイン電極８の範囲を超え、ソース電極７側に延び、ドレイン電極８よりもソース電極７に接近するため、ソース電極７とドレイン電極８との間の有効チャネル長を実際的に短くできる。

拡張導電部はソース・ドレイン電極と異なるパターニング工程で形成されたので、二つのパターンの間の最小距離はパターニング工程のパラメータに影響されない。この実施例によって、チャネルの長さを２．０〜３．５μｍまで短くすることが好ましい。拡張導電部は、ソース電極やドレイン電極に電気的に接続され、かつソース・ドレイン電極の範囲を超えるようにチャネル内に延び、チャネル領域で活性層６に接触して有効なチャネルの長さを短くすれば、ソース電極、ドレイン電極の一部のパターンの上方や下方に形成されてよく、ソース電極、ドレイン電極の全体のパターンの上方や下方に形成されてよい。

本発明によれば、チャネルの長さを短くすることができるので、ＴＦＴの導通性を改善し、ＴＦＴスイッチング素子の寸法を余計に増大する必要がなくなる。

この実施例では、アレイ基板の製造方法も提供する。この製造方法は、ゲート電極、活性層、ソース電極およびドレイン電極を有するスイッチング素子のパターンをアレイ基板に形成する工程を少なくとも備える。スイッチング素子のソース電極とドレイン電極のパターンを形成する前や後に、導電薄膜を形成し、パターニングによって拡張導電部を有するパターンを形成する工程をさらに備える。前記拡張導電部は、ソース電極やドレイン電極の少なくとも一部のパターンの上方と／または下方に対応し、拡張導電部のパターンは、それに接触されるソース電極やドレイン電極の範囲を超え、チャネル内に延び、チャネル領域内で活性層に接触する。

従来の製造プロセスと材料によって拡張導電部を形成してもよく、例えば、拡張導電部は、アレイ基板の画素電極や共通電極と同時に同じ導電材料で形成されてもよい。１つの具体例において、パターニングで拡張導電部を備えるパターンを形成する工程は、具体的に、透明の導電薄膜を形成し、パターニングによって画素電極や共通電極を備えるパターンを形成するとともに、拡張導電部のパターンを形成する。

上述したスイッチング素子を形成する工程は、様々なアレイ基板の形成に適用できる。以下、実施例によって説明する。
（第２実施例）

本発明の第２実施例では、アレイ基板の製造方法に関する。本実施形態は、ＨＦＦＳ型アレイ基板の製造方法に上記スイッチング素子形成工程を採用する例である。該ベース基板にゲートライン、データライン、共通電極および画素電極が形成される。そこで、アレイ基板にデータライン、ゲートライン、スイッチング素子、画素電極及び共通電極のパターンを形成する工程は、以下のステップを備える。即ち、
ステップ４１０、図４Ａと５Ｂに示すように、ベース基板１にゲート金属薄膜を形成し、該ゲート金属薄膜を、ゲートライン２とゲート電極３とを有するパターンに形成する。
ステップ４２０、上記パターンを形成したベース基板１に、ゲートライン２とゲート電極３を覆うためのゲート絶縁層４を形成する。
ステップ４３０、図５Ａと６Ｂに示すように、ゲート絶縁層４に活性層薄膜を形成し、該活性層薄膜を、パターニングにより活性層６を有するパターンに形成する。
ステップ４４０、図６Ａと７Ｂに示すように、上記パターンを形成したベース基板１に、第１透明導電薄膜を形成し、画素電極１１と拡張導電部１２とを有するパターンを形成し、該拡張導電部１２の端部は活性層６上に覆われる。
ステップ４５０、図７Ａと８Ｂに示すように、上記パターンを形成したベース基板１に、データ金属薄膜を形成し、該データ金属薄膜を、パターニングによりデータライン５、ソース電極７及びドレイン電極８を備えるパターンに形成する。ドレイン電極８は、拡張導電部１２の上に形成され、拡張導電部１２に接続されており、拡張導電部１２の端部はチャネル領域内にドレイン電極８の端部を超えるように形成する。
ステップ４６０、上記パターンを形成したベース基板１に、パッシベーション層９を形成する。
ステップ４７０、図３Ａと３Ｂに示すように、パッシベーション層９に第２透明導電薄膜を形成し、該第２透明導電薄膜を、パターニングにより共通電極１０を有するパターンに形成する。

上記製造工程において、パターニング工程における露光装置の最小隙間でソース電極とドレイン電極を形成する。ソース電極７とドレイン電極８との間の距離を４μｍに設定でき、ドレイン電極８の下方に画素電極を形成するＩＴＯ材料で拡張導電部１２を形成することによって、ソース電極７とドレイン電極８との間の有効チャネル長を３．５〜２．５μｍまでに短くし、さらに２．０μｍまでに短くすることができる。また、ソース電極とドレイン電極との間はショートしないように拡張導電部１２の位置を適宜調整する必要がある。上記形成方法において、拡張導電部１２と画素電極１１が一体に形成される。

本発明の実施例によって提供されたアレイ基板の製造方法は、本発明実施形態に記載されたアレイ基板に適用できる。該アレイ基板のスイッチング素子において、ソース電極とドレイン電極で定義されるチャネル長を拡張導電部によって定義される有効チャネル長に切替えることによって、パターニング工程における制限を避け、短くなった有効チャネル長を実現できる。チャネル長が短くなることによって導通性が改善され、ＴＦＴスイッチング素子の寸法を余計に増大することを避け、画素ユニットの開口率を向上することができる。

本発明の実施例では液晶パネルを備える液晶ディスプレーを更に提供する。該液晶パネルは、セル化されたカラー膜基板と本発明のいずれの実施例に係るアレイ基板とを備える。本発明の液晶ディスプレーは、フレーム、駆動回路およびバックライトモジュールなどの他の構造をさらに備えてもよく、本発明に係るアレイ基板をそのまま用いることができ、他の構造を変化する必要がない。

本発明に係るアレイ基板と液晶ディスプレーは、イオン電流（Ｉｏｎ Ｃｕｒｒｅｎｔ）を増加可能な画素構造であり、特に、液晶パネルの大型化、高解像度、モーションブラー（Ｍｏｔｉｏｎ ｂｌｕｒ）を低減する高フレームレート（Ｈｉｇｈ Ｆｒａｍｅ ｒａｔｅ）の要求に適用し、画素充電限界（Ｐｉｘｅｌ Ｃｈａｒｇｉｎｇ Ｍａｒｇｉｎ）を向上する。

以上の実施形態は本発明の技術案を説明するものに過ぎず、それを限定するものではない。上述のように実施形態を参照して本発明を詳しく説明したが、上述した各実施形態に記載された技術案を修正する、または一部の技術的特徴を均等的に変更することができる。この修正や変更によって技術案の趣旨が本発明精神と範囲から逸脱するようにならない。

１ ベース基板
２ ゲートライン
３ ゲート電極
４ ゲート絶縁層
５ データライン
６ 活性層
７ ソース電極
８ ドレイン電極
９ パッシベーション層
１０ 共通電極
１１ 画素電極
１２ 拡張導電部

Claims (16)

1. ベース基板を有し、ベース基板に縦横に交差するデータラインとゲートラインが形成されることにより、マトリックス状に配列する複数の画素ユニットが画成され、各画素ユニットにスイッチング素子が設置されるアレイ基板において、
   各前記スイッチング素子は、
   ゲート電極、活性層、ソース電極およびドレイン電極と、拡張導電部とを有し、
   前記ソース電極と前記ドレイン電極の前記活性層に接触する端部は対向してチャネル領域を定義し、
   前記拡張導電部は、前記ソース電極または前記ドレイン電極に隣接して電気的に接触し、前記拡張導電部の端部は、前記拡張導電部に接触するソース電極またはドレイン電極を超え、前記チャネル領域内に延び、少なくとも前記チャネル領域内で前記活性層に接触し、前記拡張導電部は、それに電気的に接触する前記ソース電極又は前記ドレイン電極と活性層の間に設置されることを特徴とするアレイ基板。
2. 前記拡張導電部は、透明導電材料又は金属材料に形成されることを特徴とする請求項１に記載のアレイ基板。
3. 前記拡張導電部の材料は、前記ソース電極と前記ドレイン電極の材料と異なることを特徴とする請求項２に記載のアレイ基板。
4. 前記ソース電極と前記ドレイン電極に定義されたチャネル領域の長さは、４．０μｍであることを特徴とする請求項１〜３のいずれか１項に記載のアレイ基板。
5. 前記拡張導電部と、前記ソース電極または前記ドレイン電極とに定義された有効チャネル領域の長さは、２．０〜３．５μｍであることを特徴とする請求項４に記載のアレイ基板。
6. 前記ソース電極、前記ドレイン電極、前記活性層及び前記データラインはゲート絶縁層に形成され、前記ゲート絶縁層に、各画素ユニット用の画素電極又は共通電極がさらに形成され、前記拡張導電部は、前記画素電極又は前記共通電極と同じ材料を有し、且つ同じ層にあることを特徴とする請求項１〜３のいずれか１項に記載のアレイ基板。
7. 前記拡張導電部は、前記画素電極又は前記共通電極と一体構造であることを特徴とする請求項６に記載のアレイ基板。
8. 前記ソース電極、前記ドレイン電極、前記活性層及び前記データラインはゲート絶縁層に形成され、前記ゲート絶縁層に、各画素ユニット用の画素電極又は共通電極がさらに形成され、前記拡張導電部は、前記画素電極又は前記共通電極と同じ材料を有し、且つ同じ層にあることを特徴とする請求項５に記載のアレイ基板。
9. ベース基板にスイッチング素子を形成する工程を少なくとも含み、各前記スイッチング素子はゲート電極、活性層、ソース電極およびドレイン電極を備え、前記ソース電極と前記ドレイン電極の前記活性層に接触する端部は対向してチャネル領域を定義するアレイ基板の製造方法において、スイッチング素子におけるソース電極とドレイン電極のパターンを形成する前または後に、
   導電薄膜を形成し、該導電薄膜を拡張導電部を有するパターンに形成する工程を更に含み、前記拡張導電部は前記ソース電極または前記ドレイン電極に隣接して電気的に接触し、前記拡張導電部の端部は、前記拡張導電部に接触するソース電極またはドレイン電極を超え、前記チャネル領域内に延び、少なくとも前記チャネル領域内で前記活性層に接触し、前記拡張導電部は、それに電気的に接触する前記ソース電極又は前記ドレイン電極と活性層の間に設置されることを特徴とするアレイ基板の製造方法。
10. 前記拡張導電部は、前記ソース電極と前記ドレイン電極とは異なる露光マスクによって形成されることを特徴とする請求項９に記載のアレイ基板の製造方法。
11. 前記拡張導電部は透明導電材料又は金属材料で形成されることを特徴とする請求項９または請求項１０に記載のアレイ基板の製造方法。
12. 前記拡張導電部の材料は、前記ソース電極と前記ドレイン電極の材料と異なることを特徴とする請求項１１に記載のアレイ基板の製造方法。
13. 各画素ユニット用の画素電極又は共通電極を形成する工程を更に備え、前記拡張導電部は前記画素電極又は前記共通電極と同時に形成されることを特徴とする請求項９または請求項１０に記載のアレイ基板の製造方法。
14. 前記拡張導電部は、前記画素電極又は前記共通電極と別体又は一体に形成されることを特徴とする請求項１３に記載のアレイ基板の製造方法。
15. 各画素ユニット用の画素電極又は共通電極を形成する工程を更に備え、前記拡張導電部は前記画素電極又は前記共通電極と同時に形成されることを特徴とする請求項１１に記載のアレイ基板の製造方法。
16. 液晶パネルを備える液晶ディスプレーにおいて、前記液晶パネルは、セル化されたカラー基板と請求項１に記載のアレイ基板を備えることを特徴とする液晶ディスプレー。