JP2024512846A - 画素電極、アレイ基板及び表示装置 - Google Patents

Abstract

本発明は、画素電極、アレイ基板及び表示装置を提供する。ここで、画素電極（１０）は、第１方向（Ｙ）に間隔を置いて配列された第１エッジ導電部（１０１）及び第２エッジ導電部（１０２）と、少なくとも１つの第１組のサブ導電部及び少なくとも１つの第２組のサブ導電部を含む主導電部とを含み、第１組のサブ導電部は、第１接続ストリップ（１０３）と第１間隙（Ｓ１）を有し、第１間隙（Ｓ１）の第１接続ストリップ（１０３）から離れた端は、開口端である。第２組のサブ導電部は、第１間隙（Ｓ１）の第１接続ストリップ（１０３）から離れた側に位置し且つ第１組のサブ導電部に接続される第２接続ストリップ（１０５）を含み、且つ、第２組のサブ導電部は、第２間隙（Ｓ２）を有し、第２間隙（Ｓ２）の第２接続ストリップ（１０５）から離れた端は、開口端である。各第１組のサブ導電部における第１接続ストリップ（１０３）の長さの和は、各第２組のサブ導電部における第２接続ストリップ（１０５）の長さの和よりも小さい。

Description

本発明は、表示技術分野に関し、特に、画素電極、アレイ基板及び表示装置に関する。

液晶パネルの不断の発展に伴い、高解像度を有する製品は継続的に開発されている。しかし、８Ｋなどの高解像度を有する画素について、画素ピッチ（即ちＤｏｔ ｐｉｔｃｈ）が小さく、蓄積容量（即ちＣｓｔ）が小さいので、画素電圧は、データ電圧により引っ張られやすくなり、このようにして、画素の両側で非対称の引張りを発生させやすく、これにより、グレースケールＶ型クロストーク（即ちＶ－Ｃｒｏｓｓｔａｌｋ）をより深刻にし、表示効果に影響を与える。

本発明の目的は、少なくともある程度に上記の関連技術の制限と欠陥により引き起こられた一つまた複数の問題点を解決する画素電極、アレイ基板及び表示装置を提供することにある。

本発明の第１態様によれば、画素電極を提供し、前記画素電極は、第１方向に間隔を置いて配列された第１エッジ導電部及び第２エッジ導電部と、少なくとも一部が前記第１エッジ導電部と前記第２エッジ導電部との間に位置する主導電部と、を含み、前記主導電部は、それぞれ前記第１エッジ導電部及び前記第２エッジ導電部に接続され、前記主導電部は、少なくとも１つの第１組のサブ導電部及び少なくとも１つの第２組のサブ導電部を含み、前記第１組のサブ導電部及び前記第２組のサブ導電部は、前記第１方向に交互に配列される。

ここで、前記第１組のサブ導電部は、第１接続ストリップを含み、前記第１接続ストリップは、前記第１方向に延び、且つ第２方向において対向する第１面及び第２面を有し、前記第１組のサブ導電部は、前記第１面の前記第２面から離れた側に位置する第１間隙を有し、前記第１間隙の前記第１接続ストリップから離れた端は、開口端である。

ここで、前記第２組のサブ導電部は、前記第１間隙の前記第１接続ストリップから離れた側に位置し且つ前記第１組のサブ導電部に接続される第２接続ストリップを含み、前記第２接続ストリップは、前記第１方向に延び、且つ第２方向において対向する第３面及び第４面を有し、前記第３面は、前記第４面の前記第１面に近い側に位置し、且つ、前記第２組のサブ導電部は、前記第３面の前記第４面から離れた側に位置する第２間隙を有し、前記第２間隙の前記第２接続ストリップから離れた端は、開口端である。

ここで、前記第２方向において、前記画素電極は、その前記第１接続ストリップが前記第２接続ストリップよりもトランジスタに近づくように配置され、且つ、前記第１エッジ導電部又は前記第２エッジ導電部の前記第２接続ストリップから離れた端部は、前記トランジスタに接続されるように配置される。

ここで、前記少なくとも１つの第１組のサブ導電部における前記第１接続ストリップの長さの和は、前記少なくとも１つの第２組のサブ導電部における前記第２接続ストリップの長さの和よりも小さい。

ここで、前記第１方向は、前記第２方向と交差する。

本発明の一例示的な実施例において、
前記第１組のサブ導電部は、前記第１方向に間隔を置いて配列された複数の第１電極ストリップをさらに含み、前記複数の第１電極ストリップは、前記第１面の前記第２面から離れた位置に位置し、且つ前記第１面に接続され、隣接する２つの前記第１電極ストリップの間に前記第１間隙を有する。

前記第２組のサブ導電部は、前記第１方向に間隔を置いて配列された複数の第２電極ストリップをさらに含み、前記複数の第２電極ストリップは、前記第３面の前記第４面から離れた位置に位置し、且つ前記第３面に接続され、隣接する２つの前記第２電極ストリップの間に前記第２間隙を有する。

ここで、前記第２接続ストリップの第３面は、前記第２組のサブ導電部に最も近い前記第１電極ストリップの前記第１接続ストリップから離れた端部に接続される。

本発明の一例示的な実施例において、前記第１接続ストリップの長さは、前記第２接続ストリップの長さより小さい。

本発明の一例示的な実施例において、前記主導電部は、１つの前記第１組のサブ導電部及び１つの前記第２組のサブ導電部を含み、
前記第１エッジ導電部は、前記複数の第１電極ストリップの前記第２組のサブ導電部から離れた側に位置し、且つ前記第１接続ストリップの前記第１面の前記第２面から離れた位置に位置し、前記第１エッジ導電部は、前記第１面に接続され、且つそれに隣接している前記第１電極ストリップと第３間隙を有し、前記第３間隙の前記第１接続ストリップから離れた端は、開口端である。

前記第２エッジ導電部は、前記複数の第２電極ストリップの前記第１組のサブ導電部から離れた側に位置し、且つ前記第２接続ストリップの前記第３面の前記第４面から離れた位置に位置し、前記第２エッジ導電部は、前記第３面に接続され、且つそれに隣接している前記第２電極ストリップと第４間隙を有し、前記第４間隙の前記第２接続ストリップから離れた端は、開口端である。

本発明の一例示的な実施例において、前記第１電極ストリップ、前記第１間隙及び前記第３間隙の延在方向は、同じであり且つ前記第１方向及び前記第２方向と交差し、また、前記第２電極ストリップ、前記第２間隙及び前記第４間隙の延在方向は、同じであり且つ前記第１方向及び前記第２方向と交差する。

本発明の一例示的な実施例において、前記第１電極ストリップ、前記第２電極ストリップ、前記第１間隙、前記第２間隙、前記第３間隙及び前記第４間隙の幅は等しい。

本発明の一例示的な実施例において、前記第１電極ストリップ及び前記第２電極ストリップの延在方向は、同じであり、且つ、隣接する前記第１電極ストリップと前記第２電極ストリップとの間に前記第２間隙を有する。

本発明の一例示的な実施例において、前記第１電極ストリップの延在方向と前記第２電極ストリップの延在方向とは、前記第２方向に対して鏡像関係に配置されている。

本発明の一例示的な実施例において、前記第２組のサブ導電部は、調整部をさらに含み、前記調整部は、前記複数の第２電極ストリップの前記第１組のサブ導電部に近い側に位置し、且つ、前記第２接続ストリップの前記第３面の前記第４面から離れた位置に位置し、前記調整部は、前記第２接続ストリップの前記第３面に接続される。

ここで、前記調整部とそれに隣接している前記第１電極ストリップとの間には、第５間隙が形成され、且つ、前記調整部とそれに隣接している前記第２電極ストリップの間には、第６間隙が形成される。

前記第５間隙及び前記第６間隙の前記第２接続ストリップから離れた端は、いずれも開口端である。

前記第５間隙及び前記第１間隙は、それらの延在方向が同じであり且つ幅が等しく、前記第６間隙及び前記第２間隙は、それらの延在方向が同じであり且つ幅が等しい。

本発明の一例示的な実施例において、前記調整部は、第１調整ストリップ及び第２調整ストリップを含み、前記第１調整ストリップと前記第１電極ストリップとの間には、前記第５間隙が形成され、前記第２調整ストリップと前記第２電極ストリップとの間には、前記第６間隙が形成される。

ここで、前記第１調整ストリップ及び前記第１電極ストリップは、それらの延在方向が同じであり且つ幅が等しく、前記第２調整ストリップ及び前記第２電極ストリップは、それらの延在方向が同じであり且つ幅が等しい。

前記第１調整ストリップ及び前記第２調整ストリップの延在方向の一端は、前記第２接続ストリップの第３面に接続され、他端は、互いに接続される。

本発明の一例示的な実施例において、前記少なくとも１つの第１組のサブ導電部における前記第１接続ストリップの長さの和と前記少なくとも１つの第２組のサブ導電部における前記第２接続ストリップの長さの和との比は、０．１～０．９である。

本発明の第２態様によれば、アレイ基板を提供し、前記アレイ基板は、第１サブストレートと、前記第１サブストレートに位置し且つ第１方向及び第２方向に沿ってアレイ状に配列されたサブ画素と、を含み、ここで、前記サブ画素は、トランジスタと、上記のいずれか１項に記載の画素電極と、を含み、前記画素電極の第１エッジ導電部又は第２エッジ導電部の第２接続ストリップから離れた端部は、前記トランジスタに接続される。

前記第２方向において、前記トランジスタは、前記画素電極の前記第２接続ストリップよりも前記第１接続ストリップに近づくように設けられる。

本発明の一例示的な実施例において、前記第１サブストレート上の前記トランジスタの正投影は、前記第１サブストレート上の前記画素電極の第１接続ストリップの正投影は、前記第１方向において対向するように設けられる。

本発明の一例示的な実施例において、前記第２方向において隣接する２つの前記画素電極において、
一方の前記第１エッジ導電部の前記第２接続ストリップから離れた端部は、前記トランジスタに接続され、且つ、前記第２エッジ導電部よりもそれに接続される前記トランジスタに近づく。

他方の前記第２エッジ導電部の前記第２接続ストリップから離れた端部は、前記トランジスタに接続され、且つ前記第１エッジ導電部よりもそれに接続される前記トランジスタに近づく。

本発明の一例示的な実施例において、アレイ基板は、前記第１サブストレートに形成されている複数本のデータ線をさらに含み、前記データ線は、前記第１方向に延び、且つ前記データ線と前記サブ画素とは、前記第２方向に交互に配列される。

ここで、前記サブ画素の前記画素電極において、前記第１接続ストリップとそれに最も近い前記データ線との間の距離は、第１ピッチであり、前記第２接続ストリップとそれに最も近い前記データ線との間の距離は、第２ピッチであり、前記第１ピッチと前記第２ピッチとは、等しい。

本発明の一例示的な実施例において、各前記データ線は、その前記第２方向の同じ側に位置し且つそれに隣接している各前記サブ画素のトランジスタに接続される。

ここで、前記トランジスタの第１極及び第２極は、前記データ線と同じ層に設けられ、且つ前記画素電極の前記第１サブストレートに近い側に位置し、前記トランジスタの第１極は、前記データ線に接続され、前記トランジスタの第２極は、中継ビアホールを介して前記画素電極の前記第２エッジ導電部又は前記第１エッジ導電部に接続される。

本発明の一例示的な実施例において、前記トランジスタの第１極及び第２極は、前記第１方向に間隔を置いて配列されており、前記第１方向において、前記第１極と前記第２極との間の距離は、第３ピッチである。

ここで、前記少なくとも１つの第１組のサブ導電部における前記第１接続ストリップの長さの和と前記第３ピッチとの比は、２～２０である。

本発明の一例示的な実施例において、前記サブ画素は、共通電極をさらに含み、共通電極は、前記画素電極の前記第１サブストレートに近い側に位置し、且つ前記画素電極から絶縁されるように設けられる。

また、前記第１サブストレート上の前記共通電極の正投影は、前記第１サブストレート上の前記画素電極の正投影と重なっており、且つ、前記第１サブストレート上の前記データ線の正投影と重なっていない。

本発明の一例示的な実施例において、前記アレイ基板は、前記第１サブストレートに形成され且つ前記第２方向において延びる複数本の走査線及び複数本の共通線をさらに含み、前記走査線と前記共通線とは、前記第１方向に交互に配列され、且つ、前記第１サブストレート上の前記走査線の正投影は、前記第１サブストレート上の前記共通線の正投影と重なっていない。

ここで、前記走査線と前記共通線とは、同じ層に設けられ、且つ、前記走査線及び前記共通線は、前記データ線の前記第１サブストレートに近い側に位置し、且つ、前記データ線と絶縁されるように設けられる。

ここで、前記第１方向における前記サブ画素の一方側は、前記共通線に隣接しており、他方側は、前記走査線に隣接している。

ここで、各前記走査線は、その前記第１方向の同じ側に位置し且つそれに隣接している各前記サブ画素のトランジスタのゲートに接続される。

ここで、各前記共通線は、その前記第１方向の同じ側に位置し且つそれに隣接している各前記サブ画素の共通電極に接続される。

本発明の一例示的な実施例において、前記走査線の一部は、前記トランジスタのゲートを構成し、且つ、前記共通電極は、前記共通線と接触する。

本発明の第３態様によれば、表示装置を提供し、前記表示装置は、上記のいずれか１項に記載のアレイ基板と、前記アレイ基板に対応して設けられる対向する基板と、を含む。

本発明の他の特性及びメリットが以下の詳細な記述によって明瞭となり、または、一部が本発明の実践によって得られる。

なお、前記一般的な記載及び後述の詳細な記載は、単なる例示的で解釈的な記載であり、本発明を限定しない。

以下の図面は、明細書に組み入れて本明細書の一部分を構成し、本発明に該当する実施例を例示するとともに、明細書とともに本発明の原理を解釈するように構成される。なお、以下の記載における図面はただ本発明の一部の実施例に過ぎず、当業者の場合、創造的な労働を付与しない前提で、これらの図面によって他の図面を得ることができる。

本発明の一実施例に記載された画素電極を示す構造模式図である。 本発明の他の実施例に記載された画素電極を示す構造模式図である。 関連技術に係る画素電極を示す構造模式図である。 本発明の一実施例に記載されたアレイ基板の最小繰返しユニットを示す構造模式図である。 本発明の他の実施例に記載されたアレイ基板の最小繰返しユニットを示す構造模式図である。 本発明の一実施例に記載されたアレイ基板の断面構造を示す模式図である。

以下、添付の図面を参照しながら、実施例により本発明の技術案をさらに具体的に説明する。本明細書において、図中の同じ又は類似する符号は、同じ又は類似する構造を示している。以下に、添付図面を参照して本発明の実施形態を説明するが、本発明の全体的な発明構想を解釈することを目的とするものであり、本発明を限定するものではない。

また、以下の詳細な記述において、解釈を容易にするために、本発明の実施例に対する完全な理解を提供するために多くの具体的な詳細を説明する。しかし、１つ又は複数の実施例は、これら具体的な詳細なしで実現され得ることが明らかである。

「１つ」、「一」、「当該」、「前記」及び「少なくとも１つ」という用語は、１つ又は複数の要素／構成要素／などが存在していることを示すために使用されるものである。「含む」及び「備える」という用語は、開放式に含まれることを意味し、且つ、列挙された要素／構成要素以外の要素／構成要素／などをさらに含むことを意味する。

なお、「第１」、「第２」などという用語は、ここでは各領域、層及び／又は部分を説明するためのものであり、これらの領域、層及び／又は部分は、これらの用語によって限定されるべきではない。これらの用語は、一つの領域、層及び／又は部分と他のものとを区別するためのものである。

図１及び図２に示すように、本発明の一実施例は、画素電極１０を提供し、前記画素電極１０は、液晶表示製品に適用可能であるが、これに限定されるものではない。具体的に、この画素電極１０は、第１方向Ｙに間隔を置いて配列された第１エッジ導電部１０１及び第２エッジ導電部１０２と、少なくとも一部が第１エッジ導電部１０１と第２エッジ導電部１０２との間に位置する主導電部と、を含むことができる。この主導電部は、それぞれ第１エッジ導電部１０１及び第２エッジ導電部１０２に接続され、且つ、主導電部は、少なくとも１つの第１組のサブ導電部及び少なくとも１つの第２組のサブ導電部を含むことができ、この第１組のサブ導電部及び第２組のサブ導電部は、第１方向Ｙに交互に配列される。

図１及び図２に示すように、上述した第１組のサブ導電部は、第１接続ストリップ１０３及び第１方向Ｙに間隔を置いて配列された複数の第１電極ストリップ１０４を含むことができる。この第１接続ストリップ１０３は、第１方向Ｙにおいて延びる（即ち、第１接続ストリップ１０３の長さ方向が第１方向Ｙである）。ここで、第１接続ストリップ１０３は、第２方向Ｘにおいて対向する第１面１０３ａ及び第２面１０３ｂを有することができる。なお、この第１方向Ｙは、第２方向Ｘと交差することができる。好ましくは、第１方向Ｙは、第２方向Ｘに互いに垂直であってもよい。複数の第１電極ストリップ１０４は、第１面１０３ａの第２面１０３ｂから離れた位置に位置し且つ第１面１０３ａに接続されることができる。ここで、隣接する２つの第１電極ストリップ１０４の間には、間隙が形成され、当該間隙は、第１間隙Ｓ１として定義されてもよく、この隣接する２つの第１電極ストリップ１０４の第１接続ストリップ１０３から離れた端は、互いに分離している状態になり、即ち、第１間隙Ｓ１の第１接続ストリップ１０３から離れた端は、開口状をなす。ここで、説明の便宜上、第１間隙Ｓ１の第１接続ストリップ１０３から離れた端を開口端として定義することができる。

図１及び図２に示すように、上述した第２組のサブ導電部は、第２接続ストリップ１０５及び第１方向Ｙに間隔を置いて配列された複数の第２電極ストリップ１０６を含み、この第２接続ストリップ１０５は、第１方向Ｙにおいて延びる（即ち、第２接続ストリップ１０５の長さ方向が第１方向Ｙである）。ここで、第２接続ストリップ１０５は、第２方向Ｘにおいて対向する第３面１０５ａ及び第４面１０５ｂを有することができ、第２方向Ｘにおいて、この第２接続ストリップ１０５の第３面１０５ａは、その第４面１０５ｂの第１接続ストリップ１０３の第１面１０３ａに近い側に位置することができる。第２接続ストリップ１０５の第３面１０５ａは、第２組のサブ導電部に近い第１電極ストリップ１０４に接続されてもよく、具体的に、第１電極ストリップ１０４の第１接続ストリップ１０３から離れた端部に接続される。なお、ここで言及された第２組のサブ導電部に近い第１電極ストリップ１０４とは、第１組のサブ導電部における第２組のサブ導電部に最も近い第１電極ストリップ１０４を指す。複数の第２電極ストリップ１０６は、第２接続ストリップ１０５の第３面１０５ａの第４面１０５ｂから離れた位置に位置し、且つ第２接続ストリップ１０５の第３面１０５ａに接続される。ここで、隣接する２つの第２電極ストリップ１０６の間には、間隙が形成され、当該間隙は、第２間隙Ｓ２として定義されてもよく、この隣接する２つの第２電極ストリップ１０６の第２接続ストリップ１０５から離れた端は、互いに分離している状態になり、即ち、第２間隙Ｓ２の第２接続ストリップ１０５から離れた端は、開口状をなす。ここで、説明の便宜上、第２間隙Ｓ２の第２接続ストリップ１０５から離れた端を開口端として定義することができる。

本発明の実施例において、画素電極１０は、上述した第１エッジ導電部１０１又は第２エッジ導電部１０２を介してトランジスタ２０（図４及び図５に示すように）に接続されてもよく、具体的に、第１エッジ導電部１０１又は第２エッジ導電部１０２の第２接続ストリップ１０５から離れた端部は、トランジスタ２０に接続されるように配置されてもよく、且つ、第２方向Ｘにおいて、画素電極１０は、その第１接続ストリップ１０３が第２接続ストリップ１０５よりもトランジスタ２０に近づくように配置される。このトランジスタ２０は、それに隣接しているデータ線４０（図４及び図５に示すように）に接続されてもよいことを理解すべきである。

以上のことから分かるように、本発明の実施例において、画素電極１０の第１間隙Ｓ１及び第２間隙Ｓ２の四方は完全に閉鎖されたものではなく、即ち、この第１間隙Ｓ１の第２接続ストリップ１０５に近い端は、開口端である、且つ、第２間隙Ｓ２の第１接続ストリップ１０３に近い端は、開口端である。なお、本発明の実施例に係る画素電極１０が表示製品に適用される場合、その第１間隙Ｓ１の開口端及び第２間隙Ｓ２の開口端は、それぞれ画素電極１０の両側のデータ線４０（図４及び図５に示すように）に隣接してもよく、このような設計は、図３で示された関連技術における間隙１ａの四方が完全に閉鎖されている画素電極１に比べて、液晶表示製品に適用される場合、液晶表示製品の暗視野領域の範囲を効果的に低減することにより、液晶表示製品の透過率を向上させることができる。

なお、図４及び図５に示すように、トランジスタ２０の第１極２０１と第２極２０２との間には横方向容量が存在し、第２方向Ｘにおいて、トランジスタ２０は、第２接続ストリップ１０５よりも第１接続ストリップ１０３に近づく。即ち、表示製品を駆動させる場合、画素電極１０の第１接続ストリップ１０３が位置する側では、その第２接続ストリップ１０５が位置する側（図４及び図５に示すような画素電極の右側）に比べて、トランジスタ２０の第１極２０１と第２極２０２との間で発生した横方向容量が含まれる。即ち、図４及び図５に示すような画素電極１０の左側で発生した静電容量は、第１接続ストリップ１０３とデータ線４０との間で発生した横方向容量及びトランジスタ２０の第１極２０１と第２極２０２との間で発生した横方向容量を含むことができ、その右側で発生した静電容量は、第２接続ストリップ１０５及びデータ線４０で発生した横方向容量を含むことができるので、図４及び図５に示すような画素電極１０の左側では、右側に比べて、トランジスタ２０の第１極２０１と第２極２０２との間で発生した横方向容量がさらに含まれることが分かる。

画素電極１０における各第１組のサブ導電部の第１接続ストリップ１０３の長さの和は、各第２組のサブ導電部の第２接続ストリップ１０５の長さの和以上となるように設計される。即ち、画素電極１０の各第１接続ストリップ１０３とそれに隣接しているデータ線４０との間で発生した静電容量の和は、各第２接続ストリップ１０５とそれに隣接しているデータ線４０との間で発生した静電容量との和以上となる。画素電極１０の第１接続ストリップ１０３が位置する側では、その第２接続ストリップ１０５が位置する側に比べて、トランジスタ２０の第１極２０１と第２極２０２との間で発生した横方向容量がさらに含まれるので、画素電極１０の第１接続ストリップ１０３が位置する側での総容量は、その第２接続ストリップ１０５が位置する側での総容量よりも大きく、これにより、画素電極１０がデータ電圧により両側で異なるように引っ張られることにより、表示製品にグレースケールＶ型クロストークがより深刻になるという現象が現れる。これに基づいて、製品のグレースケールＶ型クロストーク現象を改善するために、本発明の実施例において、画素電極１０における各第１組のサブ導電部の第１接続ストリップ１０３の長さの和が各第２組のサブ導電部の第２接続ストリップ１０５の長さの和よりも小さくなるように設計することができる。なお、ここで言及された長さとは、その延在方向の長さを指す。

選択的に、画素電極１０における各第１組のサブ導電部の第１接続ストリップ１０３の長さの和と各第２組のサブ導電部の第２接続ストリップ１０５の長さの和との比は、０．１～０．９、例えば０．１、０．３、０．５、０．７、０．９などであってもよいが、これに限定されるものではない。例えば、画素電極１０における各第１組のサブ導電部の第１接続ストリップ１０３の長さの和の値の範囲は、３０μｍ～９０μｍ、例えば３０μｍ、４０μｍ、５０μｍ、６０μｍ、７０μｍ、８０μｍ、９０μｍなどであってもよいが、これに限定されるものではない。画素電極１０における各第１組のサブ導電部の第２接続ストリップ１０５の長さの和の値の範囲は、６０μｍ～１２０μｍ、例えば６０μｍ、７０μｍ、８０μｍ、９０μｍ、１００μｍ、１１０μｍ、１１０μｍなどであってもよいが、これに限定されるものではない。

なお、本発明の実施例に係る画素電極１０における各第１組のサブ導電部の第１接続ストリップ１０３の長さの和と各第２組のサブ導電部の第２接続ストリップ１０５の長さの和との比、画素電極１０における各第１組のサブ導電部の第１接続ストリップ１０３の長さの和、及び画素電極１０における各第１組のサブ導電部の第２接続ストリップ１０５の長さの和の値の範囲は、上述した数値区間に限定されるものではなく、具体的に、トランジスタ２０のサイズに応じて決定されてもよい。即ち、製品を設計する場合、まず、製品におけるトランジスタ２０のサイズを決定することができ、このようにして、まず、トランジスタ２０の第１極２０１と第２極２０２との間で発生した横方向容量を決定し、その後、画素電極１０の第１接続ストリップ１０３の長さ及び第２接続ストリップ１０５の長さを設計及び調整することにより、画素電極１０の第１接続ストリップ１０３が位置する側での総容量は、その第２接続ストリップ１０５が位置する側での総容量と等しい又はほぼ等しく（即ち、誤差範囲を超えない）、これにより、製品のグレースケールＶ型クロストーク現象を改善することができる。

また、本発明の実施例に係る画素電極１０の主導電部における第１組のサブ導電部及び第２組のサブ導電部の数は同じであってもよく、例えばいずれも１つ、２つなどであるが、これに限定されるものではなく、画素電極１０の主導電部における第１組のサブ導電部及び第２組のサブ導電部の数も異なっていてもよく、即ち、画素電極１０の主導電部における第１組のサブ導電部の数は、第２組のサブ導電部の数よりも大きい又は小さいことを理解すべきである。

ここで、画素電極１０における第１組のサブ導電部及び第２組のサブ導電部の数が同じである場合、上述した画素電極１０における各第１組のサブ導電部の第１接続ストリップ１０３の長さの和は、各第２組のサブ導電部の第２接続ストリップ１０５の長さの和よりも小さくなるように設計され、画素電極１０における第１組のサブ導電部の第１接続ストリップ１０３の長さは第２組のサブ導電部の第２接続ストリップ１０５の長さよりも小さくなると理解できる。

図１及び図２に示すように、本発明の実施例に係る画素電極１０の主導電部は、１つの第１組のサブ導電部及び１つの第２組のサブ導電部を含むことができる。この時、画素電極１０の第１エッジ導電部１０１は、複数の第１電極ストリップ１０４の第２組のサブ導電部から離れた側に位置し、且つ、第１接続ストリップ１０３の第１面１０３ａの第２面１０３ｂから離れた位置に位置する。また、その第１エッジ導電部１０１は、第１面１０３ａに接続されてもよく、且つ、それに隣接している第１電極ストリップ１０４との間に第３間隙Ｓ３を有し、この隣接するの第１エッジ導電部１０１と第１電極ストリップ１０４の第１接続ストリップ１０３から離れた端部とは、互いに分離している状態になり、即ち、第３間隙Ｓ３の第１接続ストリップ１０３から離れた端は、開口状をなす。ここで、説明の便宜上、第３間隙Ｓ３の第１接続ストリップ１０３から離れた端を開口端として定義することができる。第２エッジ導電部１０２は、複数の第２電極ストリップ１０６の第１組のサブ導電部から離れた側に位置し、且つ第２接続ストリップ１０５の第３面１０５ａの第４面１０５ｂから離れた位置に位置する。第２エッジ導電部１０２は、第３面１０５ａに接続され、且つそれに隣接している第２電極ストリップ１０６との間に第４間隙Ｓ４を有し、この隣接するの第２エッジ導電部１０２と第２電極ストリップ１０６の第２接続ストリップ１０５から離れた端部とは、互いに分離している状態になり、即ち、第４間隙Ｓ４の第１接続ストリップ１０３から離れた端は、開口状をなす。ここで、説明の便宜上、この第４間隙Ｓ４の第２接続ストリップ１０５から離れた端を開口端として定義することができる。

選択的に、画素電極１０の第１組のサブ導電部での表示の均一性を確保するために、第１電極ストリップ１０４、第１間隙Ｓ１及び第３間隙Ｓ３の延在方向は同じである。また、第１電極ストリップ１０４、第１間隙Ｓ１及び第３間隙Ｓ３の延在方向は、いずれも上述した第１方向Ｙ及び第２方向Ｘと交差することにより、色ずれを低減する。同様に、画素電極１０の第２組のサブ導電部での表示の均一性を確保するために、第２電極ストリップ１０６、第２間隙Ｓ２及び第４間隙Ｓ４の延在方向は同じである。また、第２電極ストリップ１０６、第２間隙Ｓ２及び第４間隙Ｓ４の延在方向は、いずれも上述した第１方向Ｙ及び第２方向Ｘと交差することにより、色ずれを低減する。

さらに、製品の表示の均一性をより良好に確保するために、第１電極ストリップ１０４、第２電極ストリップ１０６、第１間隙Ｓ１、第２間隙Ｓ２、第３間隙Ｓ３及び第４間隙Ｓ４の幅は等しい。なお、ここで言及された幅は、その延在方向に垂直な方向のサイズである。

本発明の一選択可能な実施例において、図１に示すように、上述した第１電極ストリップ１０４及び第２電極ストリップ１０６の延在方向は同じであってもよく、即ち、第１電極ストリップ１０４及び第２電極ストリップ１０６は、同じ方向において延びることができ、即ち、本発明の画素電極１０は、モノドメイン構造であってもよく、これにより、設計の難しさを低減することができる。なお、この実施例において、隣接する第１電極ストリップ１０４と第２電極ストリップ１０６との間の間隙は、上述した第２間隙Ｓ２であってもよい。

本発明の他の選択可能な実施例において、図２に示すように、第１電極ストリップ１０４の延在方向と第２電極ストリップ１０６の延在方向とは、第２方向Ｘに対して鏡像関係に配置されてもよく、即ち、本発明の画素電極１０は、デュアルドメイン構造であってもよく、これにより、製品の視野角を広げることができる。なお、本発明の実施例において、第１電極ストリップ１０４の延在方向と第２電極ストリップ１０６の延在方向との間の角度は、鋭角であってもよい。

ここで、画素電極１０がデュアルドメイン構造である場合、図２に示すように、画素電極１０の第２組のサブ導電部は、調整部１０７をさらに含むことができ、この調整部１０７は、複数の第２電極ストリップ１０６の第１組のサブ導電部に近い側に位置し、且つ第２接続ストリップ１０５の第３面１０５ａの第４面１０５ｂから離れた位置に位置することができ、この調整部１０７は、第２接続ストリップ１０５の第３面１０５ａに接続されてもよい。

具体的に、図２に示すように、調整部１０７とそれに隣接している第１電極ストリップ１０４との間には、第５間隙Ｓ５が形成され、且つ、調整部１０７とそれに隣接している第２電極ストリップ１０６との間には、第６間隙Ｓ６が形成される。この隣接する調整部１０７と第１電極ストリップ１０４の第２接続ストリップ１０５から離れた端部とは、互いに分離している状態になり、且つ、隣接する調整部１０７と第２電極ストリップ１０６の第２接続ストリップ１０５から離れた端部とは、互いに分離している状態になり、即ち、第５間隙Ｓ５及び第６間隙Ｓ６の前記第２接続ストリップ１０５から離れた端は、開口状をなす。ここで、説明の便宜上、いずれも第５間隙Ｓ５及び第６間隙Ｓ６の前記第２接続ストリップ１０５から離れた端を開口端として定義することができる。ここで、第５間隙Ｓ５及び上述した第１間隙Ｓ１は、その延在方向と同じであり且つ幅が等くてもよく、第６間隙Ｓ６及び第２間隙Ｓ２は、それらの延在方向が同じであり且つ幅が等しい。このような設計により、画素電極１０における第１組のサブ導電部と第２組のサブ導電部とが接触する箇所での電界を画素電極１０の他の箇所での電界により近づけることにより、表示の均一性を確保することができる。

例えば、図２に示すように、調整部１０７は、第１調整ストリップ１０７ａ及び第２調整ストリップ１０７ｂを含むことができ、第１調整ストリップ１０７ａと第１電極ストリップ１０４との間には、上述した第５間隙Ｓ５が形成され、第２調整ストリップ１０７ｂと第２電極ストリップ１０６との間には、上述した第６間隙Ｓ６が形成される。ここで、第１調整ストリップ１０７ａ及び第１電極ストリップ１０４は、それらの延在方向が同じであり且つ幅が等しくてもよく、第２調整ストリップ１０７ｂ及び第２電極ストリップ１０６は、それらの延在方向が同じであり且つ幅が等しくてもよく、これにより、電界の均一性をさらに確保し、表示の均一性を確保することができる。

なお、第１調整ストリップ１０７ａ及び第２調整ストリップ１０７ｂの延在方向の一端は、第２接続ストリップ１０５の第３面１０５ａに接続され、他端は、互いに接続されてもよい。なお、本発明の実施例に係る第１調整ストリップ１０７ａと第２調整ストリップ１０７ｂとの間には間隙パターンが形成されるように設計することにより、暗視野領域を小さくすることができる。

ここで、第１調整ストリップ１０７ａと第２調整ストリップ１０７ｂとの間に形成された間隙パターンの幅が大きい場合、この間隙パターンにおいて第２接続ストリップ１０５の第３面１０５ａに接続される離隔部（図示せず）をさらに設けることにより、この間隙パターンを上記の第１間隙Ｓ１の延在方向と同じであり且つ幅が等しい間隙と第２間隙Ｓ２の延在方向と同じであり且つ幅が等しい他の間隙とに分割することもできる。第１調整ストリップ１０７ａと第２調整ストリップ１０７ｂとの間に形成された間隙パターンの幅が小さい場合、離隔部を設けなくてもよい。

また、本発明の実施例に係る調整部１０７の面積が小さい場合にも、上述した第１調整ストリップ１０７ａ、第２調整ストリップ１０７ｂ及び間隙パターンを設けず、即ち、調整部１０７は、全体構造であってもよく、間隙パターンを有しなく、具体的な状況に応じて決定されることを理解すべきである。

上記のように、本発明の実施例に係る画素電極１０は、一体式構造であってもよい。例えば、本発明の実施例に係る画素電極１０は、透明電極であってもよく、その材料は、ＩＴＯ（酸化インジウム錫）材料であってもよいが、これに限定されるものではなく、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）などの透明材料により製造されてもよい。

本発明は、アレイ基板をさらに提供し、前記アレイ基板は、液晶表示装置に適用可能であるが、これに限定されるものではない。図１、図２及び図４～図６と併せて、本発明のアレイ基板は、第１サブストレート３０、第１サブストレート３０に位置し且つ第１方向Ｙ及び第２方向Ｘに沿ってアレイ状に配列されたサブ画素、第１サブストレート３０に形成された複数本のデータ線４０、第１サブストレート３０に形成された複数本の走査線６０及び複数本の共通線７０をさらに含むことができる。なお、本発明の実施例で言及された第１方向Ｙは、列方向と呼ばれてもよく、第２方向Ｘは、行方向と呼ばれてもよい。

以下、図面を併せて本発明の実施例に係るアレイ基板を詳細に説明する。

図６に示すように、第１サブストレート３０は、単層構造であってもよいが、これに限定されるものではない。この第１サブストレート３０は、多層構造をさらに含むことができる。例えば、第１サブストレート３０の材料は、ガラスであってもよいが、これに限定されるものではない。第１サブストレート３０の材料は、他の材料、例えばポリイミド（ＰＩ）などの材料であってもよいが、具体的な状況に応じて決定される。

図４及び図５に示すように、データ線４０は、第１方向Ｙ（即ち、列方向）において延び、且つ、データ線４０とサブ画素とは、第２方向Ｘ（即ち、行方向）に交互に配列されることができる。本発明の実施例において、各データ線４０は、その第２方向Ｘの同一側に位置し且つそれに隣接している各サブ画素に接続され、即ち、各列のデータ線４０は、それに隣接し且つ同一列に位置する各サブ画素に接続されることにより、同一列のサブ画素にデータ信号を提供する。

例えば、データ線４０は、金属材料又は合金材料を含むことができ、例えばモリブデン、アルミニウム及びチタンなどからなる金属の単層又は多層構造であり、例えば、この多層構造は、多層金属積層、例えばチタン、アルミニウム、チタンの３層金属積層（Ｔｉ／Ａｌ／Ｔｉ）などである。

図４及び図５に示すように、走査線６０及び共通線７０は、第２方向Ｘにおいて延び、且つ、走査線６０及び共通線７０は、第１方向Ｙに交互に配列されることができる。なお、第１サブストレート３０上の走査線６０の正投影は、第１サブストレート３０上の共通線７０の正投影と重なっていない。

例えば、走査線６０と共通線７０とは、同じ層に設けられる。本発明において、「同じ層に設けられる」とは、特定のパターンを形成するためのフィルタ層を同じ成膜プロセスにより形成した後に、同じマスクを使用して１回のパターニング工程により形成した層構造を指す。即ち、１回のパターニング工程は、１つのマスク（ｍａｓｋ、フォトマスクとも呼ばれる）に対応する。特定のパターンによって、１回のパターニング工程は、複数回の露光、現像又はエッチング工程を含む可能性があり、形成された層構造における特定のパターンは、連続的であっても不連続であってもよく、これらの特定のパターンは、異なる高さに位置し又は異なる厚さを有する可能性もある。これにより、製造プロセスを簡略化し、製造コストを節約し、生産効率を向上させる。

ここで、図４～図６に示すように、走査線６０及び共通線７０は、データ線４０の第１サブストレート３０に近い側に位置し、且つ、データ線４０と絶縁されるように設けられることができ、即ち、走査線６０とデータ線４０との間及び共通線７０とデータ線４０との間には、いずれもゲート絶縁層８０が設けられる。ゲート絶縁層８０は全体として設けられることを理解すべきである。

本発明の実施例において、図４及び図５に示すように、隣接する１行の走査線６０及び１行の共通線７０は、１組であってもよく、且つ１行のサブ画素に対応して設けられ、即ち、各行のサブ画素の第１方向Ｙの一方側は、１行の共通線７０に隣接しており、他方側は、１行の走査線６０に隣接している。ここで、各走査線６０は、その第１方向Ｙの同一側に位置し且つそれに隣接している各サブ画素に接続されてもよく、即ち、各行の走査線６０は、それに隣接し且つ同一行に位置するサブ画素に接続されてもよく、これにより、同一行のサブ画素に走査信号を提供する。各共通線７０は、その第１方向Ｙの同一側に位置し且つそれに隣接している各サブ画素に接続され、即ち、各行の共通線７０は、それに隣接し且つ同一行に位置するサブ画素に接続されてもよく、これにより、同一行のサブ画素に共通信号を提供する。

例えば、走査線６０及び共通線７０は、金属材料又は合金材料を含むことができ、例えばモリブデン、アルミニウム及チタンなどからなる金属単層又は多層構造である。

本発明の実施において、図４及び図５に示すように、サブ画素は、画素電極１０、トランジスタ２０及び共通電極５０を含むことができる。

ここで、画素電極１０の構造は、上記の任意一つの実施例に記載された内容を参照することができ、且つ、具体的な構造については、図１及び図２を参照することができるが、ここで繰り返し説明しない。

図４及び図５に示すように、サブ画素の画素電極１０において、第１接続ストリップ１０３とそれに最も近いデータ線４０との間の距離は、第１ピッチｈ１であり、第２接続ストリップ１０５とそれに最も近いデータ線４０との間の距離は、第２ピッチｈ２であり、この第１ピッチｈ１は、第２ピッチｈ２と等しくてもよく、これにより、後で第１接続ストリップ１０３及び第２接続ストリップ１０５のサイズを設計することが容易になり、製造の難しさを低減するが、第１ピッチｈ１は、第２ピッチｈ２と等しくなくてもよく、具体的な状況に応じて決定されることを理解すべきである。

図４～図６に示すように、トランジスタ２０は、活性層２０３、ゲート及び同じ層に設けられる第１極２０１及び第２極２０２を含むことができ、例えば、この第１極２０１及び第２極２０２は、上述したデータ線１０２と同じ層に設けられてもよい。ここで、トランジスタ２０のゲートと活性層２０３との間にはゲート絶縁層８０がさらに設けられてもよく、これにより、ゲートと活性層２０３とは互いに絶縁されており、このゲート絶縁層８０は、無機材料、例えば酸化シリコンや窒化シリコンなどの無機材料により製造されてもよい。

なお、ゲート及び上述した走査線６０は、同じ層に設けられてもよく、このゲートは、上述した走査線６０の一部であってもよく、即ち、走査線６０の一部の構造をトランジスタ２０のゲートとして使用することにより、走査線６０とトランジスタ２０との接続を実現することができる。第１極２０１及び第２極２０２は、それぞれ活性層２０３の２つのドープ領域（即ち、ソースドープ領域及びドレインドープ領域）に接続されてもよく、且つ、第１極２０１は、データ線４０にも接続されてもよく、これにより、データ線４０とトランジスタ２０との接続を実現し、第２極２０２は、画素電極１０に接続されてもよく、具体的に、画素電極１０の第１エッジ導電部１０１又は第２エッジ導電部１０２の第２接続ストリップ１０５から離れた端部はトランジスタ２０の第２極２０２に接続されることにより、トランジスタ２０と画素電極１０との接続を実現することができる。

ここで、図４及び図５に示すように、第２方向Ｘにおいて各サブ画素のトランジスタ２０がその画素電極１０の第２接続ストリップ１０５よりも第１接続ストリップ１０３に近づくように設けることにより、画素電極１０の第１接続ストリップ１０３が位置する側での総容量をその第２接続ストリップ１０５が位置する側での総容量と等しい又はほぼ等しくし、これにより、製品のグレースケールＶ型クロストーク現象を改善することができる。

さらに、第１サブストレート３０上のトランジスタ２０の正投影と第１サブストレート３０上の画素電極１０の第１接続ストリップ１０３の正投影とは、第１方向Ｙにおいて対向するように設けられる。

選択的に、図４及び図５に示すように、第２方向Ｘにおいて隣接する２つのサブ画素を、最小繰返しユニットとし、ここで、第２方向Ｘにおいて隣接する２つの画素電極１０において、一方の第１エッジ導電部１０１の第２接続ストリップ１０５から離れた端部は、トランジスタ２０に接続され、その第２エッジ導電部１０２よりも、それに接続されるトランジスタ２０に近づく。他方の第２エッジ導電部１０２の第２接続ストリップ１０５から離れた端部は、トランジスタ２０に接続され、その第１エッジ導電部１０１よりも、それに接続されるトランジスタ２０に近づく。即ち、図５に示すように、一方の第２接続ストリップ１０５及び他方の第１接続ストリップ１０３は、いずれも両者の間のデータ線４０に隣接しており、且つ、一方の第１接続ストリップ１０３及び他方の第２接続ストリップ１０５は、いずれも両者の間のデータ線４０から離れており、簡単に言えば、第２方向Ｘにおいて隣接する２つの画素電極１０のうちの一方は、他方が垂直に反転（即ち、第２方向Ｘに対して鏡像関係に配置されている）して得られたもであってもよく、このような設計により、暗視野領域を小さくし且つバランスさせるとともに、製品の視野角を広げることができるが、これに限定されるものではない。第２方向Ｘにおいて隣接する２つの画素電極１０とトランジスタ２０との接続関係を同じにすることもできるが、具体的な状況に応じて決定される。

なお、第２方向Ｘにおいて隣接する２つの画素電極１０のうちの一方の第１エッジ導電部１０１又は第２エッジ導電部１０２及び他方の第１エッジ導電部１０１又は第２エッジ導電部１０２の構造が全く同じであるように設計することができ、これに限定されるものではないが、実際の状況に応じて少し調整することもでき、画素電極１０の第１接続ストリップ１０３が位置する側での総容量とその第２接続ストリップ１０５が位置する側での総容量とが等しく又はほぼ等しいことを確保して製品のグレースケールＶ型クロストーク現象を改善できれば良い。

例えば、本発明の実施例のトランジスタ２０は、ボトムゲート型であってもよく、即ち、ゲートは、まず第１サブストレート３０に形成されてもよく、このゲートは、金属材料又は合金材料を含み、例えばモリブデン、アルミニウム及びチタンなどを含むことにより、その良好な導電性能を確保することができる。その後、図６に示すように、第１サブストレート３０にゲートを覆うことができるゲート絶縁層８０をさらに形成し、その後、ゲート絶縁層８０の第１サブストレート３０から離れた側に活性層２０３を形成し、即ち、活性層２０３は、ゲートの第１サブストレート３０から離れた側に位置し、第１サブストレート３０上の当該活性層２０３の正投影は、第１サブストレート３０上のゲートの正投影と重なっており、例示的に、第１サブストレート３０上の活性層２０３の正投影は、第１サブストレート上のゲートの正投影内に位置することができる。活性層２０３が形成された後、第１極２０１及び第２極２０２を形成することができる。ここで、第１極２０１の一部は、活性層２０３の第１サブストレート３０から離れた側に位置し且つ活性層２０３のソースドープ領域と接触することができ、第２極２０２の一部は、活性層２０３の第１サブストレート３０から離れた側に位置し且つ活性層２０３のドレインドープ領域と接触することができる。

なお、本発明の実施例で言及された接触とは、２つの部材の間に他のフィルタ層がなく且つ直接に貼り合わされていること、即ち、２つの部材が他の構造（例えば中継ビアホール）を介して接続される必要がないことを意味する。なお、本発明の実施例に係るトランジスタは、上述したボトムゲート型に限定されるものではないが、トップゲート型であってもよい。

本発明の実施例において、図４及び図５に示すように、トランジスタ２０の第１極２０１及び第２極２０２は、第１方向Ｙに間隔を置いて配列されてもよく、第１方向Ｙにおいて、この第１極２０１と第２極２０２との間の距離は、第３ピッチｈ３であってもよい。ここで、上述した画素電極１０における第１接続ストリップ１０３及び第２接続ストリップ１０５の長さの設計は、トランジスタ２０のサイズに対する選択に関連しており、具体的に、画素電極１０における各第１組のサブ導電部の第１接続ストリップ１０３の長さの和とこの第３ピッチｈ３との比は、２～２０、例えば２、５、８、１１、１４、１７、２０などであってもよく、例えば、第３ピッチｈ３は、２μｍ、３μｍ、４μｍ、５μｍ、６μｍなどであってもよいが、これに限定されるものではなく、他の値であってもよい。

なお、画素電極１０における各第１組のサブ導電部の第１接続ストリップ１０３の長さの和は、上述した第３ピッチＳ３だけでなく、第１極２０１及び第２極２０２の厚さ及び長さに関連しており、ここで、第１極２０１及び第２極２０２の厚さ、長さ及び第３ピッチｈ３は、いずれもトランジスタ２０における第１極２０１と第２極２０２との間で発生した横方向容量の大きさを決定する鍵である。即ち、画素電極１０における第１接続ストリップ１０３及び第２接続ストリップ１０５の長さの設計は、主にトランジスタ２０における第１極２０１と第２極２０２との間で発生した横方向容量に依存する。

例えば、トランジスタ２０における第１極２０１及び第２極２０２の厚さは、３０００Å～８０００Å、例えば３０００Å、４０００Å、５０００Å、６０００Å、７０００Å、８０００Åなどであってもよいが、これに限定されるものではなく、他の値であってもよい。また、トランジスタ２０における第１極２０１及び第２極２０２の長さは、５μｍ～５０μｍ、例えば５μｍ、１５μｍ、２５μｍ、３５μｍ、４５μｍ、５０μｍなどであってもよいが、これに限定されるものではなく、他の値であってもよい。

なお、トランジスタ２０の第１極２０１及び第２極２０２は、第１方向Ｙに間隔を置いて配列されることに限定されるものではないが、第２方向Ｘにおいて間隔を置いて配列されてもよい。なお、トランジスタ２０の第１極２０１及び第２極２０２が第２方向Ｘにおいて間隔を置いて配列される場合、上述した第３ピッチｈ３は第２方向Ｘにおいて第１極２０１と第２極２０２との間の距離であると理解することができる。

また、トランジスタ２０における第１極２０１及び第２極２０２の長さとは、第１極２０１及び第２極２０２の配列方向に垂直な方向のサイズを指す。

本発明の実施例において、図６に示すように、トランジスタ２０の第１極２０１及び第２極２０２は、画素電極１０の第１サブストレート３０に近い側に位置することができ、即ち、このアレイ基板を製造する場合、まず、トランジスタ２０の第１極２０１及び第２極２０２を製造し、その後、画素電極１０を製造することができる。

ここで、図６に示すように、トランジスタ２０の第１極２０１及び第２極２０２と画素電極１０との間には、パッシベーション層９０がさらに設けられてもよく、このパッシベーション層９０は、窒化シリコンなどの無機フィルタ層であってもよいが、これに限定されるものではなく、有機フィルタ層であってもよい。なお、この時、上述した画素電極１０の第１エッジ導電部１０１又は第２エッジ導電部２０２は、中継ビアホールＰを介してトランジスタ２０の第２極２０２に接続されてもよい。

本発明の実施例において、図６に示すように、共通電極５０は、画素電極１０の第１サブストレート３０に近い側に位置し且つ画素電極１０と絶縁されるように設けられてもよい。例えば、共通電極５０は、具体的に、活性層２０３が製造される前に第１サブストレート３０に形成され、即ち、共通電極５０と画素電極１０との間は、積層して設けられるゲート絶縁層８０及びパッシベーション層９０により絶縁されている。

ここで、図４及び図６に示すように、第１サブストレート３０上の共通電極５０の正投影は、第１サブストレート３０上の共通線７０の正投影と重なることができる。ここで、共通電極５０は、上述した共通線７０と接触することができ、具体的に、共通電極５０は、共通線７０より先に第１サブストレート３０に形成されてもよいが、これに限定されるものではなく、共通線７０が第１サブストレート３０に形成された後に第１サブストレート３０に形成されてもよい。

なお、第１サブストレート３０上の共通電極５０の正投影は、第１サブストレート３０上の画素電極１０の正投影と重なっており、且つ第１サブストレート３０上のデータ線４０の正投影と重なっていない。

例えば、共通電極５０の材料は、画素電極１０の材料と同じであってもよく、この共通電極５０は、透明電極であってもよく、その材料は、ＩＴＯ（酸化インジウム錫）材料であってもよいが、これに限定されるものではなく、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）などの透明材料により製造されてもよい。

本発明の実施例において、共通電極５０は、板状電極であってもよく、即ち、共通電極５０には間隙が設けられていないが、これに限定されるものではなく、スリットが設けられてもよく、具体的な状況に応じて決定される。

本発明の実施例は、表示装置をさらに提供し、この表示装置は、液晶表示装置であってもよいが、これに限定されるものではない。また、本発明の実施例に係る表示装置は、上記の任意一つの実施例に記載されたアレイ基板を含むことができるが、ここで繰り返し説明しない。

また、この表示装置は、アレイ基板に対応して設けられる対向する基板（図示せず）及びアレイ基板と対向する基板との間に位置する液晶層（図示せず）をさらに含むことができ、この液晶層の液晶分子は、透過率を高めるように、ネガ型液晶であってもよいが、これに限定されるものではなく、ポジ型液晶であってもよい。

本発明の実施例において、表示装置は、スペーサーをさらに含むことができ、このスペーサーは、対向する基板に集成されてもよいが、これに限定されるものではなく、アレイ基板に集成されてもよく、具体的な状況に応じて決定される。

ここで、本発明の対向する基板は、第２サブストレート（図示せず）及び第２サブストレートのアレイ基板に近い側に位置するブラックマトリクス層（図示せず）を含むことができ、このブラックマトリクス層は、遮光領域及び光透過領域を有することができ、第１サブストレート３０上の当該遮光領域の正投影は、上述したデータ線４０、走査線６０、共通線７０、サブ画素のトランジスタ２０及びスペーサーなどを完全に覆うことができ、且つ、遮光領域は、共通電極５０及び画素電極１０のエッジを覆うこともできる。第１サブストレート３０上の光透過領域の正投影は、第１サブストレート３０上の共通電極５０及び画素電極１０の正投影内に位置することができる。

また、本発明の対向する基板は、カラーフィルタ層をさらに含むことができ、このカラーフィルタ層は、赤色フィルタブロック、緑色フィルタブロック及び青色フィルタブロックなどを含むことができる。

なお、このカラーフィルタ層は、対向する基板に集成されることに限定されるものではなく、アレイ基板に集成されてもよいが、具体的な状況に応じて決定される。

本発明の実施例によれば、前記表示装置の具体的なタイプは特に限定されず、本発明が属する分野に通常に用いる表示装置であれば良い。具体的に、例えばテレビ、車載用ディスプレイなどが挙げられ、当業者は、前記表示装置の具体的な用途に応じて適宜選択することができるが、ここでは詳細な説明を省略する。

なお、前記表示装置は、上述したアレイ基板、対向する基板及び液晶層以外に、他の必要な部品や構成をさらに含む。ディスプレイを一例とすると、バックライトモジュール、ハウジング、主回路基板、電源ラインなどをさらに含むことができるが、当業者は、前記表示装置の具体的な使用要求に応じて適宜補足することができるので、ここでは詳細な説明を省略する。

当業者は、明細書に対する理解、及び明細書に記載された発明に対する実施を介して、本発明の他の実施形態を容易に取得することができる。本発明は、本発明に対する任意の変形、用途、又は適応的な変化を含み、このような変形、用途、又は適応的な変化は、本発明の一般的な原理に従い、本発明では開示していない本技術分野の公知知識、又は通常の技術手段を含む。明細書及び実施例は、単に例示的なものであって、本発明の本当の範囲と主旨は、以下の特許請求の範囲によって示される。

１０ 画素電極
１０１ 第１エッジ導電部
１０２ 第２エッジ導電部
１０３ 第１接続ストリップ
１０４ 第１電極ストリップ
１０５ 第２接続ストリップ
１０６ 第２電極ストリップ

Claims (21)

1. 第１方向（Ｙ）に間隔を置いて配列された第１エッジ導電部（１０１）及び第２エッジ導電部（１０２）と、少なくとも一部が前記第１エッジ導電部（１０１）と前記第２エッジ導電部（１０２）との間に位置する主導電部と、を含み、前記主導電部は、それぞれ前記第１エッジ導電部（１０１）及び前記第２エッジ導電部（１０２）に接続され、前記主導電部は、少なくとも１つの第１組のサブ導電部及び少なくとも１つの第２組のサブ導電部を含み、前記第１組のサブ導電部及び前記第２組のサブ導電部は、前記第１方向（Ｙ）に交互に配列され、
   前記第１組のサブ導電部は、第１接続ストリップ（１０３）を含み、前記第１接続ストリップ（１０３）は、前記第１方向（Ｙ）に延び、且つ第２方向（Ｘ）において対向する第１面（１０３ａ）及び第２面（１０３ｂ）を有し、前記第１組のサブ導電部は、前記第１面（１０３ａ）の前記第２面（１０３ｂ）から離れた側に位置する第１間隙（Ｓ１）を有し、前記第１間隙（Ｓ１）の前記第１接続ストリップ（１０３）から離れた端は、開口端であり、
   前記第２組のサブ導電部は、前記第１間隙（Ｓ１）の前記第１接続ストリップ（１０３）から離れた側に位置し且つ前記第１組のサブ導電部に接続される第２接続ストリップ（１０５）を含み、前記第２接続ストリップ（１０５）は、前記第１方向（Ｙ）に延び、且つ第２方向（Ｘ）において対向する第３面（１０５ａ）及び第４面（１０５ｂ）を有し、前記第３面（１０５ａ）は、前記第４面（１０５ｂ）の前記第１面（１０３ａ）に近い側に位置し、且つ、前記第２組のサブ導電部は、前記第３面（１０５ａ）の前記第４面（１０５ｂ）から離れた側に位置する第２間隙（Ｓ２）を有し、前記第２間隙（Ｓ２）の前記第２接続ストリップ（１０５）から離れた端は、開口端であり、
   前記第２方向（Ｘ）において、画素電極（１０）は、その前記第１接続ストリップ（１０３）が前記第２接続ストリップ（１０５）よりもトランジスタ（２０）に近づくように配置され、且つ、前記第１エッジ導電部（１０１）又は前記第２エッジ導電部（１０２）の前記第２接続ストリップ（１０５）から離れた端部は、前記トランジスタ（２０）に接続されるように配置され、
   前記少なくとも１つの第１組のサブ導電部における前記第１接続ストリップ（１０３）の長さの和は、前記少なくとも１つの第２組のサブ導電部における前記第２接続ストリップ（１０５）の長さの和よりも小さく、
   前記第１方向（Ｙ）は、前記第２方向（Ｘ）と交差する
   画素電極（１０）。
2. 前記第１組のサブ導電部は、前記第１方向（Ｙ）に間隔を置いて配列された複数の第１電極ストリップ（１０４）をさらに含み、前記複数の第１電極ストリップ（１０４）は、前記第１面（１０３ａ）の前記第２面（１０３ｂ）から離れた位置に位置し、且つ前記第１面（１０３ａ）に接続され、隣接する２つの前記第１電極ストリップ（１０４）の間に前記第１間隙（Ｓ１）を有し、
   前記第２組のサブ導電部は、前記第１方向（Ｙ）に間隔を置いて配列された複数の第２電極ストリップ（１０６）をさらに含み、前記複数の第２電極ストリップ（１０６）は、前記第３面（１０５ａ）の前記第４面（１０５ｂ）から離れた位置に位置し、且つ前記第３面（１０５ａ）に接続され、隣接する２つの前記第２電極ストリップ（１０６）の間に前記第２間隙（Ｓ２）を有し、
   前記第２接続ストリップ（１０５）の第３面（１０５ａ）は、前記第２組のサブ導電部に最も近い前記第１電極ストリップ（１０４）の前記第１接続ストリップ（１０３）から離れた端部に接続される
   請求項１に記載の画素電極（１０）。
3. 前記第１接続ストリップ（１０３）の長さは、前記第２接続ストリップ（１０５）の長さより小さい請求項２に記載の画素電極（１０）。
4. 前記主導電部は、１つの前記第１組のサブ導電部及び１つの前記第２組のサブ導電部を含み、
   前記第１エッジ導電部（１０１）は、前記複数の第１電極ストリップ（１０４）の前記第２組のサブ導電部から離れた側に位置し、且つ前記第１接続ストリップ（１０３）の前記第１面（１０３ａ）の前記第２面（１０３ｂ）から離れた位置に位置し、前記第１エッジ導電部（１０１）は、前記第１面（１０３ａ）に接続され、且つそれに隣接している前記第１電極ストリップ（１０４）と第３間隙（Ｓ３）を有し、前記第３間隙（Ｓ３）の前記第１接続ストリップ（１０３）から離れた端は、開口端であり、
   前記第２エッジ導電部（１０２）は、前記複数の第２電極ストリップ（１０６）の前記第１組のサブ導電部から離れた側に位置し、且つ前記第２接続ストリップ（１０５）の前記第３面（１０５ａ）の前記第４面（１０５ｂ）から離れた位置に位置し、前記第２エッジ導電部（１０２）は、前記第３面（１０５ａ）に接続され、且つそれに隣接している前記第２電極ストリップ（１０６）と第４間隙（Ｓ４）を有し、前記第４間隙（Ｓ４）の前記第２接続ストリップ（１０５）から離れた端は、開口端である
   請求項３に記載の画素電極（１０）。
5. 前記第１電極ストリップ（１０４）、前記第１間隙（Ｓ１）及び前記第３間隙（Ｓ３）の延在方向は、同じであり且つ前記第１方向（Ｙ）及び前記第２方向（Ｘ）と交差し、前記第２電極ストリップ（１０６）、前記第２間隙（Ｓ２）及び前記第４間隙（Ｓ４）の延在方向は、同じであり且つ前記第１方向（Ｙ）及び前記第２方向（Ｘ）と交差する請求項４に記載の画素電極（１０）。
6. 前記第１電極ストリップ（１０４）、前記第２電極ストリップ（１０６）、前記第１間隙（Ｓ１）、前記第２間隙（Ｓ２）、前記第３間隙（Ｓ３）及び前記第４間隙（Ｓ４）の幅は等しい請求項５に記載の画素電極（１０）。
7. 前記第１電極ストリップ（１０４）及び前記第２電極ストリップ（１０６）の延在方向は、同じであり、且つ、隣接する前記第１電極ストリップ（１０４）と前記第２電極ストリップ（１０６）との間に前記第２間隙（Ｓ２）を有する請求項６に記載の画素電極（１０）。
8. 前記第１電極ストリップ（１０４）の延在方向と前記第２電極ストリップ（１０６）の延在方向とは、前記第２方向（Ｘ）に対して鏡像関係に配置されている請求項６に記載の画素電極（１０）。
9. 前記第２組のサブ導電部は、調整部（１０７）をさらに含み、前記調整部（１０７）は、前記複数の第２電極ストリップ（１０６）の前記第１組のサブ導電部に近い側に位置し、且つ、前記第２接続ストリップ（１０５）の前記第３面（１０５ａ）の前記第４面（１０５ｂ）から離れた位置に位置し、前記調整部（１０７）は、前記第２接続ストリップ（１０５）の前記第３面（１０５ａ）に接続され、
   前記調整部（１０７）とそれに隣接している前記第１電極ストリップ（１０４）との間には、第５間隙（Ｓ５）が形成され、且つ、前記調整部（１０７）とそれに隣接している前記第２電極ストリップ（１０６）の間には、第６間隙（Ｓ６）が形成され、
   前記第５間隙（Ｓ５）及び前記第６間隙（Ｓ６）の前記第２接続ストリップ（１０５）から離れた端は、いずれも開口端であり、
   前記第５間隙（Ｓ５）及び前記第１間隙（Ｓ１）は、それらの延在方向が同じであり且つ幅が等しく、前記第６間隙（Ｓ６）及び前記第２間隙（Ｓ２）は、それらの延在方向が同じであり且つ幅が等しい
   請求項８に記載の画素電極（１０）。
10. 前記調整部（１０７）は、第１調整ストリップ（１０７ａ）及び第２調整ストリップ（１０７ｂ）を含み、前記第１調整ストリップ（１０７ａ）と前記第１電極ストリップ（１０４）との間には、前記第５間隙（Ｓ５）が形成され、前記第２調整ストリップ（１０７ｂ）と前記第２電極ストリップ（１０６）との間には、前記第６間隙（Ｓ６）が形成され、
    前記第１調整ストリップ（１０７ａ）及び前記第１電極ストリップ（１０４）は、それらの延在方向が同じであり且つ幅が等しく、前記第２調整ストリップ（１０７ｂ）及び前記第２電極ストリップ（１０６）は、それらの延在方向が同じであり且つ幅が等しく、
    前記第１調整ストリップ（１０７ａ）及び前記第２調整ストリップ（１０７ｂ）の延在方向の一端は、前記第２接続ストリップ（１０５）の第３面（１０５ａ）に接続され、他端は、互いに接続される
    請求項９に記載の画素電極（１０）。
11. 前記少なくとも１つの第１組のサブ導電部における前記第１接続ストリップ（１０３）の長さの和と前記少なくとも１つの第２組のサブ導電部における前記第２接続ストリップ（１０５）の長さの和との比は、０．１～０．９である請求項１から請求項１０のいずれか１項に記載の画素電極（１０）。
12. 第１サブストレート（３０）と、前記第１サブストレート（３０）に位置し且つ第１方向（Ｙ）及び第２方向（Ｘ）に沿ってアレイ状に配列されたサブ画素と、を含み、前記サブ画素は、トランジスタ（２０）と、請求項１から請求項１１のいずれか１項に記載の画素電極（１０）と、を含み、前記画素電極（１０）の第１エッジ導電部（１０１）又は第２エッジ導電部（１０２）の第２接続ストリップ（１０５）から離れた端部は、前記トランジスタ（２０）に接続され、
    前記第２方向（Ｘ）において、前記トランジスタ（２０）は、前記画素電極（１０）の前記第２接続ストリップ（１０５）よりも前記第１接続ストリップ（１０３）に近づくように設けられる
    アレイ基板。
13. 前記第１サブストレート（３０）上の前記トランジスタ（２０）の正投影は、前記第１サブストレート（３０）上の前記画素電極（１０）の第１接続ストリップ（１０３）の正投影は、前記第１方向（Ｙ）において対向するように設けられる請求項１２に記載のアレイ基板。
14. 前記第２方向（Ｘ）において隣接する２つの前記画素電極（１０）において、
    一方の前記第１エッジ導電部（１０１）の前記第２接続ストリップ（１０５）から離れた端部は、前記トランジスタ（２０）に接続され、且つ、前記第２エッジ導電部（１０２）よりもそれに接続される前記トランジスタ（２０）に近づき、
    他方の前記第２エッジ導電部（１０２）の前記第２接続ストリップ（１０５）から離れた端部は、前記トランジスタ（２０）に接続され、且つ前記第１エッジ導電部（１０１）よりもそれに接続される前記トランジスタ（２０）に近づく
    請求項１３に記載のアレイ基板。
15. 前記第１サブストレート（３０）に形成されている複数本のデータ線（４０）をさらに含み、前記データ線（４０）は、前記第１方向（Ｙ）に延び、且つ前記データ線（４０）と前記サブ画素とは、前記第２方向（Ｘ）に交互に配列され、
    前記サブ画素の前記画素電極（１０）において、前記第１接続ストリップ（１０３）とそれに最も近い前記データ線（４０）との間の距離は、第１ピッチ（ｈ１）であり、前記第２接続ストリップ（１０５）とそれに最も近い前記データ線（４０）との間の距離は、第２ピッチ（ｈ２）であり、前記第１ピッチ（ｈ１）と前記第２ピッチ（ｈ２）とは、等しい
    請求項１４に記載のアレイ基板。
16. 各前記データ線（４０）は、その前記第２方向（Ｘ）の同じ側に位置し且つそれに隣接している各前記サブ画素のトランジスタ（２０）に接続され、
    前記トランジスタ（２０）の第１極（２０１）及び第２極（２０２）は、前記データ線（４０）と同じ層に設けられ、且つ前記画素電極（１０）の前記第１サブストレート（３０）に近い側に位置し、前記トランジスタ（２０）の第１極（２０１）は、前記データ線（４０）に接続され、前記トランジスタ（２０）の第２極（２０２）は、中継ビアホール（Ｐ）を介して前記画素電極（１０）の前記第２エッジ導電部（１０２）又は前記第１エッジ導電部（１０１）に接続される
    請求項１５に記載のアレイ基板。
17. 前記トランジスタ（２０）の第１極（２０１）及び第２極（２０２）は、前記第１方向（Ｙ）に間隔を置いて配列されており、前記第１方向（Ｙ）において、前記第１極（２０１）と前記第２極（２０２）との間の距離は、第３ピッチ（ｈ３）であり、
    前記少なくとも１つの第１組のサブ導電部における前記第１接続ストリップ（１０３）の長さの和と前記第３ピッチ（ｈ３）との比は、２～２０である
    請求項１６に記載のアレイ基板。
18. 前記サブ画素は、共通電極（５０）をさらに含み、前記共通電極（５０）は、前記画素電極（１０）の前記第１サブストレート（３０）に近い側に位置し、且つ前記画素電極（１０）から絶縁されるように設けられ、
    また、前記第１サブストレート（３０）上の前記共通電極（５０）の正投影は、前記第１サブストレート（３０）上の前記画素電極（１０）の正投影と重なっており、且つ、前記第１サブストレート（３０）上の前記データ線（４０）の正投影と重なっていない
    請求項１６に記載のアレイ基板。
19. 前記アレイ基板は、前記第１サブストレート（３０）に形成され且つ前記第２方向（Ｘ）において延びる複数本の走査線（６０）及び複数本の共通線（７０）をさらに含み、前記走査線（６０）と前記共通線（７０）とは、前記第１方向（Ｙ）に交互に配列され、且つ、前記第１サブストレート（３０）上の前記走査線（６０）の正投影は、前記第１サブストレート（３０）上の前記共通線（７０）の正投影と重なっておらず、
    前記走査線（６０）と前記共通線（７０）とは、同じ層に設けられ、且つ、前記走査線（６０）及び前記共通線（７０）は、前記データ線（４０）の前記第１サブストレート（３０）に近い側に位置し、且つ、前記データ線（４０）と絶縁されるように設けられ、
    前記第１方向（Ｙ）における前記サブ画素の一方側は、前記共通線（７０）に隣接しており、他方側は、前記走査線（６０）に隣接しており、
    各前記走査線（６０）は、その前記第１方向（Ｙ）の同じ側に位置し且つそれに隣接している各前記サブ画素のトランジスタ（２０）のゲートに接続され、
    各前記共通線（７０）は、その前記第１方向（Ｙ）の同じ側に位置し且つそれに隣接している各前記サブ画素の共通電極（５０）に接続される
    請求項１８に記載のアレイ基板。
20. 前記走査線（６０）の一部は、前記トランジスタ（２０）のゲートを構成し、且つ、前記共通電極（５０）は、前記共通線（７０）と接触する請求項１９に記載のアレイ基板。
21. 請求項１２から請求項２０のいずれか１項に記載のアレイ基板と、前記アレイ基板に対応して設けられる対向する基板と、を含む表示装置。

Images