KR101001875B1 - 등방성 에칭을 이용한 미세 패턴 형성방법 및 이를 이용하여 제조된 미세패턴이 형성된 반도체 기판 면상 부재 - Google Patents

등방성 에칭을 이용한 미세 패턴 형성방법 및 이를 이용하여 제조된 미세패턴이 형성된 반도체 기판 면상 부재 Download PDF

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Abstract

등방성 에칭을 이용한 미세 패턴 형성방법이 개시된다.
본 발명에 따른 등방성 에칭을 이용한 미세 패턴 형성방법은 반도체기판에 피식각층을 형성하고, 상기 피식각층의 상부에 포토레지스트층을 코팅하는 단계; 상기 포토레지스트층이 코팅된 피식각층에 리소그라피를 수행하고, 상기 리소그라피에 의해 생성된 포토레지스트 패턴을 포함하는 피식각층에 제 1 등방성 에칭을 수행하는 단계; 상기 포토레지스트 패턴을 포함하는 피식각층의 상부에 패시베이션층을 용착하는 단계; 상기 용착된 패시베이션층 중 상기 제 1 등방성 에칭된 소정의 부분의 상기 패시베이션층을 제거하는 단계; 및 상기 패시베이션층이 제거된 소정의 부분에 제 2 등방성 에칭을 수행하는 단계를 포함한다.
본 발명에 의하면, 일반적인 등방성 에칭 방법으로 구현하기 불가능한 미세 패턴을 형성하여 리드의 폭을 충분히 확보함으로써 우수한 해상도와 초점 여유도를 구현할 수 있고, 단면적이 늘어난 리드 모양의 변화를 통하여 반도체 집적회로에서 발생한 열을 더욱 빨리 방출할 수 있으며, 반도체 집적회로와의 접합이 용이하므로 반도체 집적회로용 기판인 테이프 캐리어 패키지, 칩 온 필름 및 연성 회로 기판에 적용이 용이하여 산업적 활용도가 높은 효과가 있다.

Description

등방성 에칭을 이용한 미세 패턴 형성방법 및 이를 이용하여 제조된 미세패턴이 형성된 반도체 기판 면상 부재{METHOD FOR FORMING A FINE PATTERN USING ISOTROPIC ETCHING PANEL MEMBER FOR SEMICONDUCTOR SUBSTRATE COMPRISING FINE PATTERN PRODUCED BY THE METHOD}
도 1a는 종래의 등방성 에칭된 패턴을 도시한 것이다.
도 1b 내지 도 1e는 종래의 등방성 과도 에칭에 따른 에칭 윤곽을 도시한 것이다.
도 1f는 종래의 등방성 에칭을 적용한 미세 패턴의 리드 형상을 도시한 것이다.
도 2는 본 발명에 따른 미세 패턴 형성 방법의 흐름도이다.
도 3a 내지 도 3d는 본 발명에 따른 일실시예에 따른 등방성 에칭방법을 도시한 것이다.
도 4a는 본 발명의 일실시예에 따른 리드의 형상을 도시한 것이다.
도 4b는 본 발명의 다른 일실시예에 따른 리드의 형상을 도시한 것이다.
본 발명은 미세 패턴 형성방법에 관한 것으로서, 더욱 상세하게는 반도체 집적회로에서 미세 패턴의 폭을 충분히 확보하고, 반도체 집적회로와 리드의 결합강 도를 증가시키는 등방성 에칭을 이용한 미세 패턴 형성방법에 관한 것이다.
반도체 집적회로의 제조에 있어 산화 공정이나 박막 증착 공정의 결과로 기판 위에 형성되어 있는 층을 선택적으로 제거하는 공정을 에칭(Etching) 공정이라 한다. 에칭 공정은 웨이퍼 표면의 선택된 부분을 제거하기 위해서 사용되는 공정으로 반도체 공정 중 노광(Photolithography) 공정 다음의 단계이다. 노광을 통하여 형성된 포토레지스트(PhotoResist:PR) 패턴을 마스크(Mask)로 하고 마스크 아래 부분과 외부에 노출된 부분의 화학 반응을 다르게 하여 웨이퍼 표면의 박막에 가스, 산 또는 알칼리 등의 화학 물질을 통해 불필요한 부분을 제거하고 미세한 회로 패턴을 형성시켜 주기 위해 가공하는 단계의 공정이다. 이렇게 형성되는 패턴은 각 패턴 층에 대해서 반복적으로 일어나게 된다.
노광 공정은 광 노광(Optical lithography)기술과 방사 노광(Radiation lithography)기술로 구분되며, 광 노광 기술에서는 자외선(UltraViolet:UV)이 사용되고, 방사 노광 기술에서는 X-선, 전자빔 또는 이온빔 등이 사용된다. 노광 공정을 통해 형성된 감광제 모형들을 마스크로 사용하고 마스크 아래에 있는 부분과 외부로 노출된 부분 사이의 화학반응을 전혀 다르게 함으로써 마스크로 보호되지 않은 부분들이 공정이 진행됨에 따라 떨어져 나가게 된다.
이러한 에칭 공정에 의해 확산이나 이온 주입될 영역이 결정되고 또한 도선들의 작업이 이루어진다. 에칭은 산화막 층을 제거하는 방법에 따라 습식 에칭과 건식 에칭으로 나누어지는데, 습식 에칭 공정은 반도체 공정에서 가장 광범위하게 사용되어지는 에칭 공정으로 절단한 웨이퍼의 표면 연마, 열산화막이나 에피택시 층(Epitaxial Silicide Layer:ESL)등을 성장하기 전의 웨이퍼 세척 및 최소 선폭의 길이가 3㎛ 이상인 반도체 소자 제작 등과 같은 공정에 주로 사용되어 진다.
습식 에칭 공정이 선택적 성질을 가지는 에칭 용액을 사용함으로 해서 얻는 선택도의 우수함이 있으나 등방성 특성으로 인하여 언터컷(Undercut)을 유발하게 되므로 미세 패턴을 요구하는 에칭의 경우에는 불가능한 문제점이 있다.
언더컷이 발생하는 원인은 습식 에칭시 마스크의 하부에 에칭 용액이 진입하여 산화막 패턴을 형성하기 때문이다.
도 1a는 종래의 등방성 에칭된 패턴을 도시한 것이고, 도 1b 내지 도 1e는 종래의 등방성 과도 에칭에 따른 에칭 윤곽을 도시한 것이다.
도 1a를 참조하면, 등방성 에칭을 수행한 후 미세패턴(120)의 단면 모양이 사다리꼴의 형상을 나타내고 있음을 알 수 있다. 이는 에칭 과정에서 에칭액이 포토레지스트 패턴(110) 하부에 침투하여 계속적으로 피식각층의 상부를 에칭하므로 상대적으로 피식각층의 상부의 폭이 좁아져서 최종적으로 사다리꼴의 형상을 나타내게 된다. 이러한 에칭은 원모양으로 넓어져서 반도체 기판(130)이 나타날 때까지 계속된다. 이러한 원 모양이 커질수록 PR층 아래의 언더컷이 점점 심해진다. 언더컷이 발생하는 범위는 PR층이 제거될 때까지는 알 수가 없다.
도 1b 내지 도 1e를 참조하면, 산화막 패턴 가장자리 모양은 언터컷의 정도를 나타내는 척도가 되는데 에칭 공정이 경과함에 따라 도 1b 내지 도 1e와 같은 에칭 윤곽을 볼 수 있다. 상기 포토레지스트 패턴(110) 하부와 반도체 기판(130)의 상부에 형성되는 에칭된 미세패턴(120)의 가장자리의 모양은 에칭이 진행됨에 따라 경사면의 여현에 따라 다르게 된다. 에칭된 경사 부분의 산화막 두께에 따라 색띠가 생기는데 산화막 패턴의 가장자리 둘레에 생기는 검은 띠의 넓이로 언터컷이 발생하는 정도를 알 수 있다.
도 1f는 종래의 등방성 에칭을 적용한 미세 패턴의 리드 형상을 도시한 것이다. 도 1f를 참조하면 종래의 등방성 에칭을 이용한 칩 온 필름에 있어서, 도면에 도시되지 않았지만 내부 리드의 피치(Pitch)의 폭의 길이가 25㎛일 경우, 내부 리드의 높이가 7.5㎛가 되도록 등방성 에칭을 실시하면 내부 리드의 상부의 길이가 4.9㎛이고, 하부의 길이가 12.75㎛로 언더컷이 상당량 진행되어 내부 리드의 상부의 폭이 아주 좁아지게 되어 사다리꼴의 형상을 가지게 됨을 알 수 있다.
상기 기술한 바와 같이, 종래의 등방성 에칭 방법은 언더컷을 유발하게 되므로 리드의 폭(Lead top width)이 최소 6㎛인 미세 패턴을 요구하는 연성 인쇄 회로(Flexible Printed Circuit:FPC), 테이프 캐리어 패키지(Tape Carrier Package:TCP) 및 칩 온 필름(Chip On Film:COF)의 경우 일반적인 등방성 에칭 방법으로는 패턴의 구현이 불가능하고, 단면이 사다리꼴 또는 삼각형의 형태를 가지게 되어 반도체 집적회로와의 접합이 어려운 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 패턴의 미세화를 위한 리드의 폭(Lead top width)을 확보하고, 반도체 집적회로와의 접합 강도를 향상시킬 수 있는 등방성 에칭 방법을 제공하는 것이다.
본 발명은 상기 기술적 과제를 달성하기 위하여,
반도체기판에 피식각층을 형성하고, 상기 피식각층의 상부에 포토레지스트층을 코팅하는 단계;
상기 포토레지스트층이 코팅된 피식각층에 리소그라피를 수행하고, 상기 리소그라피에 의해 생성된 포토레지스트 패턴을 포함하는 피식각층에 제 1 등방성 에칭을 수행하는 단계;
상기 포토레지스트 패턴을 포함하는 피식각층의 상부에 패시베이션층을 용착하는 단계;
상기 용착된 패시베이션층 중 상기 제 1 등방성 에칭된 소정의 부분의 상기 패시베이션층을 제거하는 단계; 및
상기 패시베이션층이 제거된 소정의 부분에 제 2 등방성 에칭을 수행하는 단계를 포함하는 등방성 에칭을 이용한 미세 패턴 형성방법을 제공한다.
또한, 상기 반도체 기판은 폴리이미드 필름을 포함하는 것일 수 있다.
아울러, 상기 제 1 등방성 에칭을 수행하는 단계는 상기 포토레지스트층과 접한 상기 피식각층의 상부로부터 피식각층 두께의 10% 내지 50%의 범위까지 제 1 등방성 에칭을 수행하는 것일 수 있다.
또한, 상기 피식각층은 금속층, 절연막 또는 도전막 중 적어도 어느 하나를 포함하는 것일 수 있다.
아울러, 상기 소정의 부분은 상기 포토레지스트 패턴에 형성된 트렌치 폭에 대응되는 부분인 것일 수 있다.
또한, 상기 포토레지스트층은 화학증폭형 포토레지스트인 것일 수 있다.
아울러, 상기 포토레지스트층의 두께는 1㎛이상 4㎛이하일 수 있다.
이하 본 발명의 실시예를 첨부도면에 의거하여 상세히 설명하기로 한다.
그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형할 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공된다. 또한 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장된 것이므로 이에 한정되는 것은 아니라고 할 것이다.
도 2는 본 발명에 따른 등방성 에칭을 이용한 미세 패턴 형성 방법의 흐름도이다.
반도체 기판에 피식각층을 형성하고, 피식각층의 상부에 포토레지스트층을 형성한다(210 과정). 피식각층의 상부에 포토레지스트층을 형성하는 방법은 당업계에서 통상적으로 사용되는 방법인 한 특별히 제한되는 것은 아니며, 예를 들어 스핀 코팅(Spin coating)방법, 라미네이팅 코팅(Laminating coating)방법, 디핑 코팅(Deeping coating)방법 또는 바 코팅(Bar coating)방법 등을 사용할 수 있다.
바람직하게는, 상기 포토레지스트층은 화학증폭형 포토레지스트일 수 있다.
화학증폭형 포토레지스트에서는 광산 발생제(photoacid generator: PAG)와 산 반응성(acid-labile) 고분자 또는 화합물이 주요성분으로 작용한다. 광산 발생제로는 유기 술폰산 에스터(Organic sulfonic ester)나 오니움염(Onium salt)이 사 용된다. 이들은 광분해 되면서 유기 술폰산 같은 강산을 발생하고, 발생된 산은 촉매로서 작용하여 산 반응성 고분자와 반응하여 연쇄반응을 개시하게 되어 수많은 화학결합을 생성하거나 분해반응을 일으킨다. 화학증폭형 포토레지스트는 산 반응성 고분자와 광산 발생제(photoacid generator: PAG)의 이성분계 또는 산 반응성 화합물, 광산 발생제(photoacid generator: PAG) 및 매트릭스 수지의 삼성분계를 기본 구성으로 하고 여기에 포토레지스트 특성 향상을 위한 조절제 또는 첨가제가 함유되어 만들어진다. 광산 발생제(photoacid generator: PAG)는 고형성분중 무게비로 보통 2% 내지 5% 정도 함유되어 있는 감광 성분이다. 화학증폭형 포토레지스트에서는 노광에 의하여 산 반응성 고분자 또는 화학물이 직접적으로 반응하지 않고 노광된 부분의 PAG에서 산이 발생되어 잠상(latent image)만이 생긴다. 발생된 산은 다음 단계인 노광 후 베이킹(post-exposure baking: PEB) 과정에서 산 반응성 물질에 촉매로서 작용하여 화학반응이 증폭되고 용해도에 현저한 차이를 가져오게 된다. 즉 노광에 의해 포토레지스트층에 산 촉매가 삼차원적으로 분포되어 잠상이 형성되고, 100℃ 정도의 PEB 과정에서 열에 의한 산 촉매반응이 일어나 노광부분과 비노광부분의 포토레지스트 영역에 큰 용해도 변화를 가져와 감광도의 대폭적 향상이 이루어진다.
더욱 바람직하게는, 포토레지스트층을 1㎛이상 4㎛이하의 두께로 형성하는 것일 수 있다. 포토레지스트층의 두께가 1㎛이하인 경우에는 상기 피식각층의 상부에 포토레지스트층이 피식각층에 코팅이 잘 되지 않으므로 공정의 균일성이 보장되지 않으며, 포토레지스트층의 두께가 4㎛이상인 경우에는 제조 공정상 포토레지스 트층의 두께에 편차가 생기게 되는 문제점이 발생하게 된다.
상기 포토레지스트층이 코팅된 피식각층에 리소그라피를 수행한다(220 과정). 리소그라피 공정은 노광 공정, 현상 공정으로 이루어진다. 노광 공정은 포토 마스크(Photo mask)를 통해 자외선 영역의 빛을 조사함으로써 포토 마스크 상에 형성된 미세회로의 형상을 상기 코팅된 포토레지스트에 전사하는 공정이다. 상기 빛을 조사하는 광원은 통상적으로 사용되는 광원을 포함하며, 본 발명은 이에 대하여 한정하지 아니한다.
상기 노광 공정을 통하여 기판과의 결합이 약해져 있는 부분의 포토레지스트를 용제를 사용하여 녹여내는 현상(Develop) 공정을 행한다. 상기 현상 공정을 통하여 포토레지스트 패턴을 형성하게 된다. 포지티브 포토레지스트(Positive photoresist)의 경우 현상 공정을 통하여 상대적으로 결합이 약한 고분자 사슬 부분이 녹아 없어진다. 현상액으로는 크게 염기성의 수용액과 솔벤트(Solvent)류가 있다. 통상적으로 수산화칼륨(KOH) 수용액과 같은 염기 수용액을 사용하지만 스트론튬유닛 시리즈(Strontium Unit series:SU series)와 같은 네가티브 포토레지스트(Negative PR)는 아세톤이나 특정 솔벤트류를 사용할 수 있다.
공정으로 기술하지 않았지만 상기 포토레지스트의 유기물을 휘발시키고 부착성을 향상시키기 위하여 소프트 베이킹(Soft baking)을 수행한다. 소포트 베이킹 공정은 현상 공정 후 현상 공정에서 풀어진 폴리머 조직을 단단하게 만들기 위해 베이킹(Baking)을 한다. 베이킹 공정은 포토리소크라피 과정에서 자주 행하는 공정으로 크게 PR 코팅후의 소프트 베이킹, 노광 후의 PEB등의 방법을 수행할 수 있다.
소프트 베이킹 공정을 수행한 후, 포토레지스트의 상부 배선과 대응하는 부분을 노광 및 현상한 후 다시 현상 용액에서 묻은 유기물 제거, 내약품성 및 내구성을 향상시킬 목적으로 하드 베이킹(Hard baking)을 하여 포토레지스트 패턴을 형성하게 된다.
상기 리소그라피에 의해 생성된 포토레지스트 패턴을 포함하는 반도체 기판에 제 1 등방성 에칭을 수행한다(230 과정).
본 발명에 있어서, 피식각층에 제 1 등방성 에칭을 수행하는 단계는 상기 포토레지스트층과 접한 피식각층의 상부에서 피식각층 두께의 10% 내지 50%의 범위까지 제 1 등방성 에칭을 수행하는 것일 수 있다. 피식각층 두께의 10% 이하로 제 1 등방성 에칭을 수행할 경우 하기 공정에서 제 2 등방성 에칭을 수행하면 패시베이션층 하부로 언더컷이 발생하게 되므로 패시베이션층을 용착하는 공정의 실효성이 감쇠된다. 피식각층 두께의 50% 이상까지 제 1 등방성 에칭을 수행할 경우 이미 언더컷이 상당부분 진행되었기 때문에 본 발명이 달성하고자 하는 리드의 폭을 구현하기가 불가능하다.
상기 포토레지스트 패턴을 포함하는 피식각층의 상부에 패시베이션층을 용착한다(240 과정).
제 1 등방성 에칭을 수행한 후, 상기 포토레지스트 패턴을 포함하는 피식각층의 상부에 패시베이션층을 용착한다. 상기 패시베이션층은, 외부의 충격이 포토레지스트 층과 에칭된 부분에 직접 전달되는 것을 방지하고, 수분을 차단하여 부식되는 것을 방지하며 상기 기술한 언더컷이 발생하는 현상을 방지한다. 패시베이션 층은 디핑 코팅(Deeping coating) 방법을 이용하여 유기물 코팅처리 한 것으로 패시베이션층을 용착하는 방법에 대해서 본 발명은 한정하지 아니한다.
바람직하게는, 상기 패시베이션층은 제 1 등방성 에칭된 부분에 용착되는 것일수 있다. 종래의 등방성 에칭을 수행할 경우에 있어서, 포토레지스트층 하부의 피식각층은 에칭이 수행됨에 따라 포토레지스트층과 접한 피식각층의 상단부에 언더컷이 발생하게 된다. 이는 최종적으로 등방성 에칭후 피식각층의 미세 회로 패턴의 단면이 삼각형이나 사다리꼴의 형상으로 나타나게 되므로 리드가 요구하는 최소폭을 확보하기가 용이하지 않게 된다. 따라서, 패시베이션층을 용착하여 언더컷이 발생하는 것을 차단한다.
상기 용착된 패시베이션층 중 상기 제 1 등방성 에칭된 소정의 부분의 상기 패시베이션층을 제거한다(250 과정).
상기 패시베이션층을 제거하는 방법으로는 당업계에서 통상적으로 사용되는 방법을 사용할 수 있으며 본 발명에서는 이에 관하여 한정하지 아니한다. 예를 들어 패시베이션층을 제거하는 방법으로 통상적으로 노멀 에칭(Normal Etching)방법을 사용하며, 노멀 에칭에 사용되는 용제는 클로라이드 성분이 포함된 염화철 계열, 염화동 또는 암모니아수 등을 사용할 수 있으며, UV 레이저 빔 또는 CO2 레이저를 이용할 수 있다.
바람직하게는, 상기 제 1 등방성 에칭된 소정의 부분의 상기 패시베이션층을 제거하는 단계에 있어서 상기 소정의 부분은, 포토레지스트 패턴이 포함하는 트렌 치 폭의 길이에 대응되는 부분일 수 있다. 상기 트렌치 폭에 대응되는 부분의 패시베이션층의 제거는 에칭 정면 방향과 평행하게 한다.
마지막으로, 상기 패시베이션이 제거된 소정의 부분에 제 2 등방성 에칭을 수행한다(260 과정).
제 2 등방성 에칭은 패시베이션층이 제거된 제 1 등방성 에칭된 소정의 부분에 피식각층의 수직 방향으로 수행한다. 에칭 방법은 제 1 등방성 에칭과 동일한 방법일 수 있으며, 본 발명은 이에 관하여 한정하지 아니한다.
바람직하게는, 상기 반도체 기판은 폴리이미드(PolyImide:PI) 필름일 수 있다. PI필름은 특히 연성 회로 기판(Flexible Printed Circuit Board:FPCB)의 원소재로 최근 휴대폰, PDP 및 LCD에 사용되는 소재로 PI필름에 전해 동박을 입히면 연성 동박 적층판(FCCL)이 되며, 여기에 에칭 등을 통해 회로를 구현하여 PCB를 구성한다.
또한, 상기 피식각층은 금속층, 절연막, 도전막 중 어느 하나를 포함하는 것일 수 있다.
최종적으로 제 2 등방성 에칭을 수행한 후, 상기 포토레지스트 패턴을 제거하는 스트립핑(Stripping) 공정을 통하여 구현하고자 하는 미세 패턴을 형성한다.
도 3은 본 발명의 일실시예에 따른 미세 패턴 형성 방법의 프로세스 플로우를 도시한 것이다.
도 3a를 참조하면, 우선 반도체 기판(310)에 피식각층(320)을 형성하고, 피식각층의 상부에 포토레지스트층(330)을 형성한 후 제 1 등방성 에칭을 수행한다.
본 발명에 있어서, 피식각층(320)에 제 1 등방성 에칭을 수행하는 단계는 상기 포토레지스트층(미도시)과 접한 피식각층(320)의 상부에서 피식각층 두께의 10% 내지 50%의 범위까지 제 1 등방성 에칭을 수행하는 것 일수 있다. 피식각층 두께의 10% 이하로 제 1 등방성 에칭을 수행할 경우 패시베이션층(340)하부로 언더컷이 발생하게 된다. 피식각층 두께의 50% 이상까지 제 1 등방성 에칭을 수행할 경우 이미 언더컷이 상당부분 진행되기 때문에 본 발명이 달성하고자 하는 리드의 폭을 구현하기가 불가능하다.
도 3b를 참조하면, 제 1 등방성 에칭을 수행한 후, 상기 포토레지스트 패턴(330)을 포함하는 피식각층(320) 상부에 패시베이션층(340)을 용착한다. 상기 패시베이션층은, 외부의 충격이 포토레지스트 층과 에칭된 부분에 직접 전달되는 것을 방지하고, 수분을 차단하여 부식되는 것을 방지하며 상기 기술한 언더컷이 발생하는 현상을 방지한다.
바람직하게는, 상기 패시베이션층은 제 1 등방성 에칭된 부분에 용착되는 것일수 있다.
도 3c를 참조하면, 상기 패시베이션층(340)을 용착한 후, 상기 용착된 패시베이션층 중 상기 제 1 등방성 에칭된 소정의 부분의 상기 패시베이션층을 제거한다.
바람직하게는, 상기 제 1 등방성 에칭된 소정의 부분의 상기 패시베이션층을 제거하는 단계에 있어서 상기 소정의 부분은 포토레지스트 패턴(330)이 포함하는 트렌치 폭의 길이에 대응되는 부분(331)일 수 있다. 상기 트렌치 폭에 대응되는 부 분의 패시베이션층의 제거는 에칭 정면 방향과 평행하게 한다.
도 3d를 참조하면, 상기 제 1 등방성 에칭된 소정의 부분의 상기 패시베이션층(340)을 제거한 후 상기 피식각층(320)에 제 2 등방성 에칭을 수행한다. 제 2 등방성 에칭은 패시베이션층이 제거된 제 1 등방성 에칭된 소정의 부분에 피식각층의 수직 방향으로 수행한다.
따라서, 본 발명에 의하면, 포토레지스트층을 코팅한 피식각층에 제 1 등방성 에칭을 수행하고, 상기 제 1 등방성 에칭된 부분에 패시베이션베이션 층을 형성하여 제 2 등방성 에칭을 수행함으로써, 패턴이 형성된 포토레지스트 하부의 피식각층의 언더컷이 발생하는 것을 차단하여 최종적으로 이방성 에칭을 수행한 미세회로 패턴과 동일한 형상을 구현할 수 있다.
도 4a는 본 발명의 일실시예에 따른 리드의 형상을 도시한 것이고, 도 4b는 본 발명의 다른 실시예에 따른 리드의 형상을 도시한 것이다.
도 4a를 참조하면, 칩 온 필름의 내부 리드의 피치(Pitch)의 폭이 25㎛(미도시)이고 내부 리드의 높이가 7.5㎛로 도 1f에서 설정한 조건과 동일하게 본 발명에 따른 등방성 에칭을 실시하였을 경우, 내부 리드의 하부의 폭이 10.9㎛이고, 내부 리드의 상부의 폭이 9.1㎛로 내부 리드의 상부의 폭과 하부의 폭에 차이가 거의 없음을 알 수 있다. 그리고, 도 1f와 비교하였을 경우 동일한 피치에서 동일한 높이의 내부 리드를 구현하였을 경우에 본 발명의 내부 리드의 상부의 폭이 1.9배 증가하였음을 확인할 수 있다. 따라서 동일한 피치에서도 본 발명은 일반적인 등방성 에칭 방법으로 구현하기 불가능한 미세 패턴을 형성하여 리드의 폭을 충분히 확보 함으로써 우수한 해상도와 초점 여유도를 구현할 수 있다.
도 4b를 참조하면 칩 온 필름의 내부 리드의 피치(Pitch)의 폭이 30㎛(미도시)이고 내부 리드의 높이가 7.5㎛로 본 발명에 따른 등방성 에칭을 실시하였을 경우, 내부 리드의 하부의 폭이 12.3㎛이고, 내부 리드의 상부의 폭이 10.7㎛로 구현되었다. 도 4a와 비교할 경우 칩 온 필름의 내부 리드의 피치의 폭이 증가하였음에도 내부 리드의 상부의 폭과 내부 리드의 하부의 폭에 있어서 거의 차이가 없음을 알 수 있다. 이것은, 본 발명에 따른 등방성 에칭을 실시할 경우 미세 패턴의 형성에 효과적이라는 것을 나타내고 있다.
또한, 단면적에 있어서도 도 1f에 따른 칩 온 필름의 내부 리드의 단면적은 66.19㎛2이고, 도 4a에 따른 칩 온 필름의 내부 리드의 단면적은 75.00㎛2로, 종래의 에칭법에 의해 형성된 패턴보다 단면적이 증가하므로 단면적이 늘어난 리드 모양의 변화를 통하여 반도체 집적회로에서 발생한 열을 더욱 빨리 방출할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사항에 의해 정해져야 할 것이다.
본 발명에 의하면, 보호물질층을 용착하여 등방성 에칭을 수행함으로써 일반적인 등방성 에칭 방법으로 구현하기 불가능한 미세 패턴을 형성하여 리드의 폭을 충분히 확보함으로써 우수한 해상도와 초점 여유도를 구현할 수 있고, 단면적이 늘어난 리드 모양의 변화를 통하여 반도체 집적회로에서 발생한 열을 더욱 빨리 방출할 수 있으며, 반도체 집적회로와의 접합이 용이하므로 반도체 집적회로용 기판인 테이프 캐리어 패키지, 칩 온 필름 및 연성 회로 기판에 적용이 용이한 효과가 있다.

Claims (10)

  1. 반도체기판에 피식각층을 형성하고, 상기 피식각층의 상부에 포토레지스트층을 코팅하는 단계;
    상기 포토레지스트층이 코팅된 피식각층에 리소그라피를 수행하고, 상기 리소그라피에 의해 생성된 포토레지스트 패턴을 포함하는 피식각층에 제 1 등방성 에칭을 수행하되, 상기 포토레지스트층과 접한 상기 피식각층의 상부로부터 피식각층 두께의 10% 이상 제 1 등방성 에칭을 수행하는 단계;
    상기 포토레지스트 패턴을 포함하는 피식각층의 상부에 패시베이션층을 용착하는 단계;
    상기 용착된 패시베이션층 중 상기 제 1 등방성 에칭된 소정의 부분의 상기 패시베이션층을, 상기 포토레지스트층을 에칭 마스크로 사용하여 에칭함으로써 제거하는 단계; 및
    상기 패시베이션층이 제거된 소정의 부분에 제 2 등방성 에칭을 수행하는 단계를 포함하는 등방성 에칭을 이용한 미세 패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 패시베이션층을 용착하는 단계는,
    상기 제 1 등방성 에칭된 부분에 패시베이션층을 용착하는 것을 특징으로 하는 등방성 에칭을 이용한 미세 패턴 형성방법.
  3. 제 1 항에 있어서,
    상기 반도체 기판은 폴리이미드 필름을 포함하는 것을 특징으로 하는 등방성 에칭을 이용한 미세 패턴 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 등방성 에칭을 수행하는 단계는,
    상기 포토레지스트층과 접한 상기 피식각층의 상부로부터 피식각층 두께의 10% 내지 50%의 범위까지 제 1 등방성 에칭을 수행하는 것을 특징으로 하는 등방성 에칭을 이용한 미세 패턴 형성 방법.
  5. 제 1 항에 있어서,
    상기 피식각층은,
    금속층, 절연막 또는 도전막 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 등방성 에칭을 이용한 미세 패턴 형성 방법.
  6. 제 1 항에 있어서,
    상기 소정의 부분은 상기 포토레지스트 패턴에 형성된 트렌치 폭에 대응되는 부분인 것을 특징으로 하는 등방성 에칭을 이용한 미세 패턴 형성 방법.
  7. 제 1 항에 있어서,
    상기 포토레지스트층은 화학증폭형 포토레지스트층인 것을 특징으로 하는 등 방성 에칭을 이용한 미세 패턴 형성 방법.
  8. 제 1 항에 있어서,
    상기 포토레지스트층의 두께는 1㎛이상 4㎛이하인 것을 특징으로 하는 등방성 에칭을 이용한 미세 패턴 형성 방법.
  9. 반도체 기판; 및
    상기 반도체 기판상에 형성된 내부 리드를 포함하되,
    상기 내부 리드의 상부폭/하부폭의 비율은 40% 이상인 미세패턴이 형성된 반도체 기판 면상 부재
  10. 제 9항에 있어서,
    상기 내부 리드의 상부폭/하부폭의 비율은 40% 이상 90% 이하인 미세패턴이 형성된 반도체 기판 면상 부재
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CNA2007800365121A CN101523568A (zh) 2006-09-30 2007-09-20 用各向同性蚀刻来形成精细图案的方法
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101674538B1 (ko) * 2011-03-24 2016-11-09 해성디에스 주식회사 금속 패턴 형성 방법
CN103963537A (zh) * 2013-02-01 2014-08-06 比亚迪股份有限公司 一种基于半导体工艺的工艺品及其制造方法
KR101541517B1 (ko) * 2014-03-26 2015-08-03 부산대학교 산학협력단 단결정 구리를 이용한 나노 망사 다층 구조의 투명전극 및 그 제조방법
WO2015162786A1 (ja) * 2014-04-25 2015-10-29 三菱電機株式会社 半導体装置の製造方法
JP6948386B2 (ja) * 2016-09-13 2021-10-13 エルジー イノテック カンパニー リミテッド 蒸着マスク用金属板、蒸着マスク及びその製造方法
JP2019140225A (ja) 2018-02-09 2019-08-22 株式会社東芝 エッチング方法、半導体チップの製造方法及び物品の製造方法
JP2019204815A (ja) * 2018-05-21 2019-11-28 東京エレクトロン株式会社 基板処理方法及び基板処理装置
DE102019120765B4 (de) 2018-09-27 2024-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum bilden eines halbleiterbauelements
CN110589756B (zh) * 2019-08-02 2020-11-10 南方科技大学 曲面纳米结构的制备方法
TWI748286B (zh) * 2019-11-21 2021-12-01 華邦電子股份有限公司 半導體裝置以及其形成方法
JP7391741B2 (ja) 2020-03-23 2023-12-05 株式会社東芝 構造体
CN114025496B (zh) * 2021-11-11 2023-11-07 江苏普诺威电子股份有限公司 Pcb等边三角形的制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5513964A (en) * 1978-07-17 1980-01-31 Nec Corp Method of manufacturing semiconductor device
KR960011861A (ko) * 1994-09-21 1996-04-20 자기헤드
US6235638B1 (en) * 1999-02-16 2001-05-22 Micron Technology, Inc. Simplified etching technique for producing multiple undercut profiles
KR20020012750A (ko) * 2000-08-08 2002-02-20 박종섭 아이-라인용 포토 레지스트의 제조 방법
KR20070071429A (ko) * 2005-12-30 2007-07-04 양상식 다단계 습식 식각을 이용한 유리 미세 가공

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4487653A (en) * 1984-03-19 1984-12-11 Advanced Micro Devices, Inc. Process for forming and locating buried layers
JPS6248025A (ja) 1985-08-28 1987-03-02 Sharp Corp 絶縁膜へのコンタクト孔形成方法
US4717681A (en) * 1986-05-19 1988-01-05 Texas Instruments Incorporated Method of making a heterojunction bipolar transistor with SIPOS
US4985371A (en) 1988-12-09 1991-01-15 At&T Bell Laboratories Process for making integrated-circuit device metallization
JPH02218127A (ja) * 1989-02-17 1990-08-30 Sharp Corp ドライエッチング方法
JPH0324285A (ja) 1989-06-19 1991-02-01 Hitachi Cable Ltd 金属のエッチング方法
JPH0496327A (ja) 1990-08-14 1992-03-27 Kawasaki Steel Corp エッチング方法
WO1998012756A1 (fr) * 1996-09-19 1998-03-26 Ngk Insulators, Ltd. Dispositif a semi-conducteurs et procede de fabrication
US6583063B1 (en) 1998-12-03 2003-06-24 Applied Materials, Inc. Plasma etching of silicon using fluorinated gas mixtures
US6472329B1 (en) 1999-08-16 2002-10-29 Applied Komatsu Technology, Inc. Etching aluminum over refractory metal with successive plasmas
FR2834382B1 (fr) * 2002-01-03 2005-03-18 Cit Alcatel Procede et dispositif de gravure anisotrope du silicium a haut facteur d'aspect
JP2005026645A (ja) * 2002-10-15 2005-01-27 Shinko Electric Ind Co Ltd 回路基板及びその製造方法
JP2004266230A (ja) 2003-03-04 2004-09-24 Shinko Electric Ind Co Ltd 回路基板及びその製造方法
US6916746B1 (en) 2003-04-09 2005-07-12 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
JP3726089B2 (ja) * 2003-05-19 2005-12-14 沖電気工業株式会社 半導体装置の製造方法
TWI282377B (en) * 2003-07-25 2007-06-11 Mec Co Ltd Etchant, replenishment solution and method for producing copper wiring using the same
KR101007807B1 (ko) * 2003-12-13 2011-01-14 삼성전자주식회사 다반응성 선형 실록산 화합물, 상기 화합물로부터 제조된실록산 중합체 및 상기 중합체를 이용한 절연막 제조방법
JP2005307183A (ja) * 2004-03-23 2005-11-04 Fuji Photo Film Co Ltd 膜形成用組成物、それを含有する塗布液及びその塗布液を用いて得られる絶縁膜を有する電子デバイス
JP2006011054A (ja) * 2004-06-25 2006-01-12 Shin Etsu Chem Co Ltd リンス液及びこれを用いたレジストパターン形成方法
JP2006086437A (ja) * 2004-09-17 2006-03-30 Seiko Epson Corp ゲート絶縁膜の形成方法、半導体装置、電気光学装置及び電子デバイス
JP4751083B2 (ja) * 2005-03-25 2011-08-17 株式会社東芝 半導体装置およびその製造方法
JP2006351866A (ja) 2005-06-16 2006-12-28 Sharp Corp 被処理層の処理方法
JP4813255B2 (ja) * 2006-05-23 2011-11-09 パナソニック株式会社 配線基板及びその製造方法ならびに半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5513964A (en) * 1978-07-17 1980-01-31 Nec Corp Method of manufacturing semiconductor device
KR960011861A (ko) * 1994-09-21 1996-04-20 자기헤드
US6235638B1 (en) * 1999-02-16 2001-05-22 Micron Technology, Inc. Simplified etching technique for producing multiple undercut profiles
KR20020012750A (ko) * 2000-08-08 2002-02-20 박종섭 아이-라인용 포토 레지스트의 제조 방법
KR20070071429A (ko) * 2005-12-30 2007-07-04 양상식 다단계 습식 식각을 이용한 유리 미세 가공

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