KR100861828B1 - 플래시 메모리 셀의 제조 방법 - Google Patents

플래시 메모리 셀의 제조 방법 Download PDF

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Abstract

본 발명에 따른 플래시 메모리 셀의 제조 방법은, 소스 영역을 사이에 두고 반도체 기판 상의 액티브 영역에 쌍으로 배치되는 복수개의 게이트 라인을 형성하는 단계와, 게이트 라인에 의해서 드러나고, 소스 영역을 제외한 반도체 기판에 이온 주입 공정을 실시하여 드레인 영역을 형성하는 단계와, 복수개의 게이트 라인 주변에 보호막을 형성하는 단계와, 소스 영역에 대응되는 반도체 기판 상에 소정 두께를 갖는 도프드된 폴리실리콘을 증착하여 소스 영역 상에 소스 라인을 형성하는 단계를 포함한다.
이와 같이, 본 발명은 소자 분리막이 형성된 소자 분리 영역과 액티브 영역에 도프드된 폴리실리콘을 형성하여 소스 라인을 형성함으로서, 소자 분리막 내 절연막을 제거하여 소스 라인을 형성하는 종래의 절연막 잔류 문제를 해결할 수 있을 뿐만 아니라 소스 라인의 면적을 감소시켜 소스 저항을 낮출 수 있어 플래시 메모리 셀 특성을 향상시킬 수 있다.
플래시, 메모리, 셀, 소스, 저항

Description

플래시 메모리 셀의 제조 방법{METHOD FOR FABRICATING FLASH MEMORY CELL}
도 1a 내지 1d는 종래의 플래시 메모리 셀 제조 과정을 도시한 공정 단면도이고,
도 2는 본 발명의 바람직한 실시 예에 따른 플래시 메모리 셀 구조를 도시한 단면도이며,
도 3은 본 발명의 플래시 메모리 셀에서 소스라인을 도시한 단면도이며,
도 4a 내지 4e는 본 발명의 바람직한 실시 예에 따른 플래시 메모리 셀에서 소스 라인을 형성하는 과정을 도시한 공정 단면도이다.
본 발명은 반도체에 관한 것으로, 특히 플래시 메모리 셀 제조 방법에 관한 것이다.
디램은 전원이 꺼지면 정보가 모두 날아가 버리는데 비해 플래시 메모리 셀은 전원이 꺼져도 정보를 담고 있다. 따라서 일정량의 정보를 기억해 놓고 작업을 해야 하는 휴대용 디지털 제품의 필수품이다. 예를 들어, 디램을 쓰는 PC의 경우, 작업을 하다가 전원을 꺼야 할 경우는 필요한 정보를 하드디스크에 저장해 둬야 한다. 그런대 작고 가벼움을 경쟁력으로 삼는 휴대용 제품에선 덩치가 큰 하드디스크를 쓸 수 없다. 따라서, 플래시 메모리의 경쟁력이 곧 모바일 제품의 경쟁력으로 이어지고 있다.
플래시 메모리는 셀 어레이 구조에 따라 크게 낸드형(NAND)과 노어형(NOR)으로 구분된다. 기술 측면이나 적용되는 제품의 범위에서는 큰 차이가 없지만 낸드는 저장할 수 있는 용량에서 노어는 정보의 처리 속도에 앞서 있다. 저장용량은 32MB에서부터 4GB까지 나와 있다.
이중, 상기 노어형 소자는 앞서 언급된 바와 같이 메모리 셀의 고속 동작이 가능하다는 특징을 갖는 반면, 메모리 셀이 비트 라인에 병렬 연결되어 있어 선택셀을 읽을 때 공통 비트라인의 이웃된 셀이 과잉 소거되어 메모리 셀 트랜지스터의 문턱 전압이 비 선택셀의 컨트롤 게이트에 인가되는 전압보다 낮아지면 선택 셀의 온/오프에 관계없이 전류가 흘러 모든 셀이 온 셀로 읽혀지는 오동작이 발생하는 것으로 알려져 있다.
이러한 오동작 발생을 구조적으로 피할 목적으로 드레인과 소스 사이에 한 개의 트랜지스터(예컨대 선택 게이트의 트랜지스터)를 추가로 더 형성시켜 두개의 트랜지스터가 한 개의 메모리 셀을 구성하는 방식으로 소자 설계를 이루는 기술이 제안된 바 있으나, 상기 기술은 한 개의 메모리 셀에 두개의 트랜지스터가 구비되도록 플래시 메모리 셀이 구성되므로 칩 사이즈 축소에 한계가 따르고, 이로 인해 고집적화를 이룰 수 없다는 단점이 발생된다.
이를 개선코자 최근에는 워드 라인(선택 게이트와 컨트롤 게이트)이 전자를 담고 있는 플로팅 게이트의 상단과 측벽에 걸쳐 형성되는 일명, 스플리트 게이트형 이라 불리는 방식의 소자가 제안되었다.
이하, 첨부된 도면을 참조하여 종래의 스플리트 게이트형 플래시 메모리 셀에 대해 설명한다.
도 1a 내지 도 1d는 종래의 플래시 메모리 셀 제조 과정을 도시한 공정 단면도이다.
플래시 메모리 셀의 제조 방법은 우선, 도 1a에 도시된 바와 같이, 반도체 기판(100)의 상부에 패드 산화막(102), 질화막(104) 및 TEOS막(106)을 순차적으로 형성한다.
그런 다음, 도 1b에 도시된 바와 같이, 패드 산화막(102), 질화막(104) 및 TEOS막(106)을 패터닝하고, 이것을 마스크로 삼아 반도체 기판(100)을 식각하여 트렌치 영역(108a, 108b)을 형성한다. 이때 반도체 기판(100)은 15∼45도 정도의 각도를 갖는 슬롭 식각으로 식각한다.
그리고 나서, 도 1c에 도시된 바와 같이, HDP(High Density Plasma)로 절연막을 트렌치 영역(108a, 108b)을 채운 후 TEOS막(106) 및 절연막을 화학 기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 진행하여 평탄화함으로서, 소자 분리막(110)을 형성한다. 이러한 소자 분리막(110)은 플래시 메모리의 셀과 셀 사이의 전기적 영향을 방지하기 위한 절연막이며, 이후 형성되는 게이트 라인 사이의 소스 영역이 된다.
그런 다음, 도 1d에 도시된 바와 같이, 질화막(104) 및 패드 산화막(102)을 인산을 이용한 식각 공정으로 제거한 후 제 1 산화막(112), 제 1 다결정 실리콘(114), 제 2 산화막(116) 및 제 2 다결정 실리콘(118)을 형성하고, 이것들을 식각하여 게이트 라인(120)을 형성한다.
이후, 도 1e에 도시된 바와 같이, 게이트 라인(120) 사이를 노출하는 SAS 마스크(122)를 형성한 후 소스 영역을 채우고 있는 소자 분리막(110)을 제거한다. 그리고 나서, 이온 주입 공정을 실시하여 소스 영역(124)을 형성한다.
이와 같이, 종래의 스플리트 플래시 메모리 셀 제조 방법에서 소스 영역을 형성하는 방법은 소스 영역에 해당되는 소자 분리막의 절연막을 제거한 후 이온 주입 공정을 실시하는 방식이다.
그러나, 종래의 방법에서 소자 분리막 내 절연막 제거 시 절연막이 제대로 제거되지 않고 트렌치 영역 내에 잔류하게 되면, 소스 저항이 증가하여 셀 특성에 악영향을 미치게 되고, 이로 인해 플래시 메모리 소자의 신뢰성과 성능을 저하시키는 문제점이 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 소자 분리막이 형성된 소자 분리 영역과 액티브 영역에 도프드된 폴리실리콘을 형성하여 소스 라인을 형성함으로서, 소자 분리막 내 절연막을 제거하여 소스 라인을 형성하는 종래의 절연막 잔류 문제를 해결할 수 있을 뿐만 아니라 소스 라인의 면적을 감소시킬 수 있는 플래시 메모리 셀 제조 방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 소자 분리막에 의해 구분되는 액티브 영역과 상기 소자 분리막이 형성된 영역을 소스 영역으로 하는 플래시 메모리 셀 제조 방법으로서, 상기 소스 영역을 사이에 두고 반도체 기판 상의 액티브 영역에 쌍으로 배치되는 복수개의 게이트 라인을 형성하는 단계와, 상기 게이트 라인에 의해서 드러나고, 상기 소스 영역을 제외한 상기 반도체 기판에 이온 주입 공정을 실시하여 드레인 영역을 형성하는 단계와, 상기 게이트 라인 및 드레인 영역이 형성된 반도체 기판 상에 산화막 및 실리콘 질화막을 순차 형성하는 단계와, 상기 게이트 라인의 주변에만 소정 두께의 상기 산화막 및 실리콘 질화막만 남도록 식각하여 상기 복수개의 게이트 라인 주변에 보호막을 형성하는 단계와, 상기 소스 영역에 대응되는 상기 반도체 기판 상에 소정 두께를 갖는 도프드된 폴리실리콘을 증착하여 상기 소스 영역을 형성하는 단계를 포함한다.
삭제
삭제
삭제
한편, 상기 소스 라인을 형성하는 단계는, 상기 게이트 라인이 완전히 매립되도록 O3-TEOS막을 형성하는 단계와, 상기 보호막의 상부가 드러나도록 상기 O3-TEOS막을 제거하는 단계와, 상기 O3-TEOS막과 보호막의 상부에 포토레지스트를 도포한 후 사진 및 현상 공정을 실시하여 상기 소스 영역이 오픈되는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴에 식각 마스크로 하여 상기 소스 영역에 대응되는 반도체 기판의 상부가 드러나도록 상기 O3-TEOS막을 제거하는 단계와, 상기 소스 영역에 상기 도프드된 폴리실리콘을 매립하는 단계와, 상기 포토레지스트 패턴에 따라 상기 도프드된 폴리실리콘의 일부를 제거하여 상기 소스 라인을 형성하는 단계를 포함한다. 여기서, 상기 포토레지스트 패턴은, 상기 보호막의 일부가 드러나도록 형성되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명한다.
도 2는 본 발명의 바람직한 실시 예에 따른 플래시 메모리 셀 구조를 도시한 단면도이며, 도 3은 본 발명의 플래시 메모리 셀에서 소스 라인의 구조를 도시한 단면도이다.
도 2를 참조하면, 플래시 메모리 셀은 액티브 영역과 소자 분리 영역을 포함하는 반도체 기판(200) 상부에 소정 두께를 갖는 도프드된 폴리실리콘(250)이 형성되는 소스 영역(240)과, 소스 영역(240)의 도프드된 폴리실리콘(250) 사이에 두고 반도체 기판(200) 상의 액티브 영역에 쌍으로 배치되는 복수개의 게이트 라인(210) 과, 소스 영역(240)에 형성된 도프드된 폴리실리콘(250)과 복수개의 게이트 라인(210)간의 절연을 위해 각각의 게이트 라인(210) 주변에 형성된 보호막(220)으로 이루어져 있으며, 게이트 라인(210)에 의해 드러나고 소스 영역(240)을 제외한 반도체 기판(200) 상에는 이온 주입 공정을 통해 불순물 이온이 주입되어 드레인 영역(230)이 형성되어 있다.
게이트 라인(210)은 반도체 기판(200) 상에 제 1 산화막(210a), 제 1 다결정 실리콘(210b), 제 2 산화막(210c) 및 제 2 다결정 실리콘(210d)을 형성하고, 해당 물질들을 순차 형성 한 후 식각 마스크를 이용하는 선택적 식각 공정을 통해 형성할 수 있다.
보호막(220)은, 예컨대 산화막(220a) 및 실리콘 질화막(220b)으로 구성될 수 있으며, 소스 영역(240)과 게이트 라인(220)간을 절연시켜주는 기능을 제공한다.
소스 영역(240)에는, 도 3에 도시된 바와 같이, 소자 분리 영역에 형성된 소자 분리막(260)과 액티브 영역이 완전히 매립되도록 도프드된 폴리실리콘(250)을 형성함으로서, 소스 라인이 형성된다.
도 2에 도시된 플래시 메모리 셀을 제조하는 방법은 도 4a 내지 도 4e를 참조하여 설명한다.
도 4a 내지 4e는 본 발명의 바람직한 실시 예에 따른 플래시 메모리 셀에서 소스 라인을 형성하는 과정을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 게이트 라인(210) 및 드레인 영역(230)이 형성된 반도체 기판(200) 상에 산화막(220a) 및 실리콘 질화막(220b)을 형성한 후 선택적 인 식각 공정을 실시함으로서, 게이트 라인(210)의 주변, 즉 상부 및 측벽에 산화막(220a) 및 실리콘 질화막(220b)으로 이루어진 보호막(220)을 형성한다. 여기서, 반도체 기판(200)의 소자 분리 영역에는 반도체 기판(200)을 소정 깊이까지 식각한 후 절연막을 매립시켜 형성한 소자 분리막(도시 생략됨)이 형성되어 있다.
도 4b에 도시된 바와 같이, 보호막(220)이 완전히 매립되도록 O3-TEOS막(222)을 증착한 후 보호막(220)의 실리콘 질화막(220b)을 식각 정지점으로 한 전면 식각 공정 또는 CMP 공정을 실시함으로서, 소스 영역(240) 및 드레인(230)이 형성된 드레인 영역을 완전히 O3-TEOS막(222)으로 매립시킨다.
도 4c에 도시된 바와 같이, O3-TEOS막(222) 및 보호막(220)의 상부에 포토레지스트를 도포한 후 사진 및 현상 공정을 통해 보호막(220)의 일부 및 소스 영역(240)이 오픈된 포토레지스트 패턴(224)을 형성하고, 포토레지스트 패턴(224) 및 보호막(220)을 식각마스크로 한 식각 공정을 실시하여 소스 영역(240)에 형성된 O3-TEOS막(222)을 선택 제거한다.
도 4d에 도시된 바와 같이, 소스 영역(240)이 완전히 매립되도록 도프드된 폴리실리콘(250)을 형성한 후 포토레지스트 패턴(224) 및 보호막(220)을 식각 마스크로 식각 공정을 실시함으로서, 일정 두께, 예컨대 게이트 라인(210) 두께의 1/3 정도의 도프드된 폴리실리콘(250)만 남기고 도프드된 폴리실리콘(250)을 제거하여 도프드된 폴리실리콘(250)으로 이루어진 소스 라인을 형성한다.
이후, 도 4e에 도시된 바와 같이, 세정 공정을 실시하여 잔존하는 포토레지스트 패턴(224) 및 O3-TEOS막(222)을 제거한다.
본 발명에 따르면, 소자 분리막이 형성된 소자 분리 영역과 액티브 영역에 도프드된 폴리실리콘을 형성하여 소스 라인을 형성함으로서, 소자 분리막 내 절연막을 제거하여 소스 라인을 형성하는 종래의 절연막 잔류 문제를 해결할 수 있을 뿐만 아니라 소스 라인의 면적을 감소시킬 수 있다.
본 발명은 상술한 특정의 바람직한 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위내에 있게 된다.
이상 설명한 바와 같이, 본 발명은 소자 분리막이 형성된 소자 분리 영역과 액티브 영역에 도프드된 폴리실리콘을 형성하여 소스 라인을 형성함으로서, 소자 분리막 내 절연막을 제거하여 소스 라인을 형성하는 종래의 절연막 잔류 문제를 해결할 수 있을 뿐만 아니라 소스 라인의 면적을 감소시켜 소스 저항을 낮출 수 있어 플래시 메모리 셀 특성을 향상시킬 수 있다.
또한, 본 발명은 도프드된 폴리실리콘을 이용하여 소스 라인을 형성함으로서, 이온 주입 공정을 생략할 수 있어 공정을 단순화시킬 수 있는 잇점이 있다.

Claims (6)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 소자 분리막에 의해 구분되는 액티브 영역과 상기 소자 분리막이 형성된 영역을 소스 영역으로 하는 플래시 메모리 셀 제조 방법으로서,
    상기 소스 영역을 사이에 두고 반도체 기판 상의 액티브 영역에 쌍으로 배치되는 복수개의 게이트 라인을 형성하는 단계와,
    상기 게이트 라인에 의해서 드러나고, 상기 소스 영역을 제외한 상기 반도체 기판에 이온 주입 공정을 실시하여 드레인 영역을 형성하는 단계와,
    상기 게이트 라인 및 드레인 영역이 형성된 반도체 기판 상에 산화막 및 실리콘 질화막을 순차 형성하는 단계와,
    상기 게이트 라인의 주변에만 소정 두께의 상기 산화막 및 실리콘 질화막만 남도록 식각하여 상기 복수개의 게이트 라인 주변에 보호막을 형성하는 단계와,
    상기 소스 영역에 대응되는 상기 반도체 기판 상에 소정 두께를 갖는 도프드된 폴리실리콘을 증착하여 상기 소스 영역을 형성하는 단계
    를 포함하는 플래시 메모리 셀의 제조 방법.
  5. 제 4 항에 있어서,
    상기 소스 영역을 형성하는 단계는,
    상기 게이트 라인이 완전히 매립되도록 O3-TEOS막을 형성하는 단계와,
    상기 보호막의 상부가 드러나도록 상기 O3-TEOS막을 제거하는 단계와,
    상기 O3-TEOS막과 보호막의 상부에 포토레지스트를 도포한 후 사진 및 현상 공정을 실시하여 상기 소스 영역이 오픈되는 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴에 식각 마스크로 하여 상기 소스 영역에 대응되는 반도체 기판의 상부가 드러나도록 상기 O3-TEOS막을 제거하는 단계와,
    상기 소스 영역에 상기 도프드된 폴리실리콘을 매립하는 단계와,
    상기 포토레지스트 패턴에 따라 상기 도프드된 폴리실리콘의 일부를 제거하여 상기 소스 라인을 형성하는 단계
    를 포함하는 플래시 메모리 셀의 제조 방법.
  6. 제 5 항에 있어서,
    상기 포토레지스트 패턴은, 상기 보호막의 일부가 드러나도록 형성되는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
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