JP2000323590A - 半導体装置、不揮発性半導体記憶装置および製造方法 - Google Patents

Abstract

(57)【要約】 【課題】自己整合コンタクトのコンタクト不良、あるい
は短絡が防止された半導体装置、不揮発性半導体記憶装
置およびその製造方法を提供する。 【解決手段】複数のゲート電極８上に形成された第１絶
縁膜６および第２絶縁膜７と、それらの側面を被覆する
第１絶縁膜側壁１０と、隣接するゲート電極間の少なく
とも一つに第１絶縁膜側壁１０を介して形成され、上端
が第２絶縁膜７の上端よりも低い導電体層１２と、導電
体層１２を有するゲート電極間において、導電体層１２
よりも高い位置にある第１絶縁膜側壁１０の表面に形成
された第２絶縁膜側壁１４と、第２絶縁膜７上および導
電体層１２が形成されていないゲート電極間に形成され
た層間絶縁膜１５と、層間絶縁膜１５に形成された孔１
６と、孔１６内および層間絶縁膜１５上に形成され、導
電体層１２に接続する配線１７とを有する半導体装置、
不揮発性半導体記憶装置およびその製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置、不揮
発性半導体記憶装置および製造方法に関し、特に、自己
整合コンタクトに埋め込まれた配線層とゲート電極との
短絡が防止された半導体装置、不揮発性半導体記憶装置
および製造方法に関する。

【０００２】

【従来の技術】近年、半導体装置の微細化に伴い、半導
体層と配線層とを接続するコンタクトホールの形成技術
として、合わせ余裕が不要である自己整合コンタクト形
成技術が採用されることが多くなっている。従来の自己
整合コンタクトの形成方法について、図９および図１０
を参照して以下に説明する。まず、図９（ａ）に示すよ
うに、シリコン（半導体）基板１０１に例えばＬＯＣＯ
Ｓ法により、酸化シリコンからなる素子分離絶縁膜１０
２を形成する。

【０００３】次に、図９（ｂ）に示すように、素子分離
絶縁膜１０２によって分離された活性領域に、ウェル１
０３を形成するため、あるいはトランジスタの閾値調整
のためのイオン注入を行う。次に、図９（ｃ）に示すよ
うに、素子分離絶縁膜１０２で分離された上記の活性領
域に、例えば熱酸化法により、酸化シリコンからなるゲ
ート絶縁膜１０４を膜厚２〜１０ｎｍ程度で形成する。

【０００４】次に、図９（ｄ）に示すように、例えば化
学気相成長（ＣＶＤ；ｃｈｅｍｉｃａｌ ｖａｐｏｒ
ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート層１０５とな
るポリシリコン層を膜厚１００ｎｍ程度で形成する。ゲ
ート層１０５の上層に、自己整合コンタクト形成時のエ
ッチングストッパー層１０６として例えば膜厚１００ｎ
ｍ程度のシリコン窒化膜を、ＣＶＤ法などにより形成す
る。

【０００５】続いて、フォトリソグラフィ工程によりエ
ッチングストッパー層１０６の上層に、ゲート電極パタ
ーンを有するレジスト（不図示）を形成する。レジスト
をマスクとしてエッチングストッパー層１０６およびゲ
ート層１０５に例えば反応性イオンエッチング（ＲＩ
Ｅ）を行い、ゲート電極１０７を形成する。その後、レ
ジストを除去する。さらに、ゲート電極１０７をマスク
としてイオン注入を行い、ＬＤＤ（ｌｉｇｈｔｌｙ ｄ
ｏｐｅｄ ｄｒａｉｎ）領域１０８を形成する。このイ
オン注入工程において、ＬＤＤ領域１０８を形成しない
箇所、例えばＬＯＣＯＳ上には適宜レジストを形成して
おく。

【０００６】次に、図１０（ａ）に示すように、ゲート
電極１０７の側面に例えばシリコン窒化膜からなるサイ
ドウォール１０９を形成する。サイドウォール１０９を
形成するには、まず、エッチングストッパー層１０６の
上部と、エッチングストッパー層１０６およびゲート電
極１０７の側面を被覆する窒化膜を、例えばＣＶＤ法に
より膜厚１５０ｎｍ程度堆積させる。その後、エッチバ
ックによりエッチングストッパー層１０６およびゲート
電極１０７の側面の窒化膜のみ残して窒化膜を除去す
る。さらに、サイドウォール１０９をマスクとしてイオ
ン注入を行い、ＬＤＤ領域１０８よりも高濃度の不純物
を含有するソース／ドレイン領域１１０を自己整合的に
形成する。

【０００７】次に、図１０（ｂ）に示すように、層間絶
縁膜１１１として例えばシリコン酸化膜をＣＶＤ法によ
り膜厚５００ｎｍ程度堆積させる。続いて、図１０
（ｃ）に示すように、フォトリソグラフィ工程によりコ
ンタクトホール形成領域に開口を有するレジスト（不図
示）を形成してから、レジストをマスクとして層間絶縁
膜１１１にエッチングを行う。このエッチングは、窒化
膜に対して酸化膜のエッチング選択比が１０〜１００程
度となる条件で行う。これにより、ソース／ドレイン領
域１１０の上部およびその周辺部の酸化膜１１１のみ除
去され、窒化膜からなるエッチングストッパー層１０６
およびサイドウォール１０９が残る。

【０００８】以上の工程により、例えばソース／ドレイ
ン領域１１０に接続するコンタクトホール１１２が自己
整合的に形成される。コンタクトホール１１２内および
層間絶縁膜１１１上に配線１１３を形成すると、図１０
（ｄ）に示すように、所望の半導体装置が得られる。

【０００９】

【発明が解決しようとする課題】上記の従来の自己整合
コンタクトの形成方法によれば、酸化膜からなる層間絶
縁膜１１１にエッチングを行う際のエッチングストッパ
ー層１０６として、通常、窒化膜が用いられる。現在、
エッチングストッパー層１０６の窒化膜はＣＶＤ法、特
にプラズマＣＶＤ法により形成されることが多い。プラ
ズマＣＶＤ法により窒化膜を成膜する場合、成膜温度が
高ければ水素含有量は減少するが、一般には比較的低温
（３００〜４００℃）で成膜が行われるため、窒化膜中
の水素含有量は１０％以上となる。窒化膜中に多量に含
有される水素が遊離すると電荷トラップを形成し、絶縁
特性を不安定にする要因となる。

【００１０】上記のような電荷トラップが存在すること
により、窒化膜の絶縁性は酸化膜と比較して小さくなっ
ている。したがって、素子が微細化されるにつれて、コ
ンタクトホール１１２内に埋め込まれた配線１１３と、
ゲート電極１０７との間の絶縁性を維持することが困難
となる。特に、不揮発性メモリにおいてはデータの書き
込み、あるいは消去時に比較的高い電圧が印加されるた
め、窒化膜中の電荷トラップに起因した絶縁特性の低下
がより顕著となり、記憶保持特性に影響を及ぼす。

【００１１】また、素子の微細化に伴い、コンタクトホ
ールのアスペクト比は増大する傾向にある。酸化膜から
なる層間絶縁膜にコンタクトホールを形成するエッチン
グにおいて、十分にオーバーエッチングを行わないと、
コンタクトホール底部に酸化膜が残留する。これによ
り、コンタクト抵抗が増大したり、コンタクト不良が生
じたりする可能性がある。特に、アスペクト比の高いコ
ンタクトホールの場合、マイクロローディング効果や、
エッチングされガス化した材料の排気効率の問題も顕著
となるため、コンタクトホール底部には酸化膜が残留し
やすくなる。

【００１２】アスペクト比の高いコンタクトホールにお
いて、コンタクトを十分に確保するため長時間のオーバ
ーエッチングを行うと、ゲート層１０５と配線１１３と
を絶縁する窒化膜サイドウォール１０９の一部もエッチ
ングされ、窒化膜サイドウォール１０９が薄くなる。こ
れにより、窒化膜からなるエッチングストッパー層１０
６あるいはサイドウォール１０９の絶縁性は、より低下
することになる。

【００１３】本発明は上記の問題点を鑑みてなされたも
のであり、したがって本発明は、微細化された素子にお
いても自己整合コンタクトのコンタクト不良が防止さ
れ、また、自己整合コンタクトに埋め込まれた配線とゲ
ート電極との短絡が防止された半導体装置、不揮発性半
導体記憶装置および製造方法を提供することを目的とす
る。

【００１４】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、半導体基板のチャネル形成
領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜
上に形成されたゲート電極と、前記半導体基板に前記チ
ャネル形成領域を隔てて形成されたソース領域およびド
レイン領域とを有する絶縁ゲート電界効果トランジスタ
が複数形成された半導体装置であって、前記ゲート電極
上に形成された第１絶縁膜と、前記第１絶縁膜上に形成
された第２絶縁膜と、前記ゲート電極、前記第１絶縁膜
および前記第２絶縁膜の側面を被覆する第１絶縁膜側壁
と、隣接する前記ゲート電極間の少なくとも一つに前記
第１絶縁膜側壁を介して形成され、前記ソースまたはド
レイン領域に接続し、上端が前記第２絶縁膜の上端より
も低い位置にある導電体層と、前記導電体層を有する前
記ゲート電極間において、前記導電体層よりも高い位置
にある前記第１絶縁膜側壁の表面に形成された第２絶縁
膜側壁と、前記第２絶縁膜上および前記導電体層が形成
されていない前記ゲート電極間に形成された層間絶縁膜
と、前記層間絶縁膜に形成され、前記導電体層に達する
孔と、前記孔内および前記層間絶縁膜上に形成され、前
記導電体層に接続する配線とを有することを特徴とす
る。

【００１５】本発明の半導体装置は、好適には、前記導
電体層の上端は、前記ゲート電極の上端よりも高い位置
にあることを特徴とする。これにより、導電体層とゲー
ト電極との間を絶縁する第１および第２絶縁膜側壁が、
コンタクトホール形成時に導電体層により保護されるこ
とになり、絶縁膜側壁が過剰にエッチングされるのが防
止される。したがって、コンタクトホール内に埋め込ま
れた配線とゲート電極との短絡が防止される。

【００１６】本発明の半導体装置は、好適には、前記第
１絶縁膜は前記第２絶縁膜に比較して絶縁性が高い材料
からなることを特徴とする。本発明の半導体装置は、好
適には、前記第１絶縁膜側壁は前記第２絶縁膜側壁に比
較して絶縁性が高い材料からなることを特徴とする。ま
た、本発明の半導体装置は、好適には、前記層間絶縁膜
は、前記第２絶縁膜および前記第２絶縁膜側壁に対する
エッチング選択比を十分に大きくすることが可能な材料
からなることを特徴とする。

【００１７】これにより、第２絶縁膜および第２絶縁膜
側壁は、層間絶縁膜に自己整合的にコンタクトホールを
形成する際のエッチングストッパー層として機能し、絶
縁膜の過剰なエッチングが防止される。また、第２絶縁
膜側壁とゲート電極との間に絶縁性の高い第１絶縁膜側
壁が形成されていることにより、コンタクトホール内の
配線とゲート電極との短絡が防止される。

【００１８】本発明の半導体装置は、好適には、前記第
１絶縁膜側壁の下部の前記半導体基板に、前記ソースま
たはドレイン領域よりも不純物濃度が低く、前記ソース
またはドレイン領域に接続するＬＤＤ（ｌｉｇｈｔｌｙ
ｄｏｐｅｄ ｄｒａｉｎ）領域が形成されていること
を特徴とする。これにより、短チャネル効果が低減さ
れ、空乏層の電界が高くなるのが防止される。したがっ
て、ホットエレクトロンの発生が抑制される。

【００１９】本発明の半導体装置は、好適には、前記第
１絶縁膜は酸化シリコンを含有することを特徴とする。
本発明の半導体装置は、好適には、前記第１絶縁膜側壁
は酸化シリコンを含有することを特徴とする。本発明の
半導体装置は、好適には、前記層間絶縁膜は酸化シリコ
ンを含有することを特徴とする。本発明の半導体装置
は、好適には、前記第２絶縁膜は窒化シリコンを含有す
ることを特徴とする。本発明の半導体装置は、好適に
は、前記第２絶縁膜側壁は窒化シリコンを含有すること
を特徴とする。

【００２０】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、半導体基板上にゲート絶
縁膜、ゲート電極用導電層、第１絶縁膜および第２絶縁
膜を順に成膜する工程と、前記第２絶縁膜、前記第１絶
縁膜および前記ゲート電極用導電層をエッチングし、上
層に前記第１絶縁膜および前記第２絶縁膜を有する複数
のゲート電極を形成する工程と、前記ゲート電極、前記
第１絶縁膜および前記第２絶縁膜の側面に第１絶縁膜側
壁を形成する工程と、前記第１絶縁膜側壁をマスクとし
て前記半導体基板に不純物を導入し、自己整合的にソー
ス領域およびドレイン領域を形成する工程と、隣接する
前記ゲート電極間の少なくとも一つに、前記ソースまた
はドレイン領域に接続し、上端が前記第２絶縁膜の上端
よりも低い位置にある導電体層を、前記第１絶縁膜側壁
を介して形成する工程と、前記導電体層を有する前記ゲ
ート電極間において、前記導電体層よりも高い位置にあ
る前記第１絶縁膜側壁の表面に第２絶縁膜側壁を形成す
る工程と、前記第２絶縁膜上および前記導電体層が形成
されていない前記ゲート電極間に層間絶縁膜を形成する
工程と、前記導電体層に達する孔を、前記層間絶縁膜に
形成する工程と、前記孔内および前記層間絶縁膜上に、
前記導電体層に接続する配線を形成する工程とを有する
ことを特徴とする。

【００２１】これにより、自己整合コンタクトホールを
形成するエッチング工程において、ゲート電極および第
１絶縁膜側壁が、第２絶縁膜、第２絶縁膜側壁および導
電体層により保護される。したがって、コンタクトホー
ル内に埋め込まれる配線とゲート電極との絶縁性が十分
に確保される。また、本発明の半導体装置の製造方法に
よれば、コンタクトホールが自己整合的に形成される。
したがって、フォトリソグラフィ工程における合わせず
れを考慮して、設計寸法に合わせ余裕を加える必要がな
い。これにより、半導体装置を微細化することが可能と
なる。

【００２２】本発明の半導体装置の製造方法は、好適に
は、前記導電体層を形成する工程は、隣接する前記ゲー
ト電極間および前記第２絶縁膜上に導電体を堆積させる
工程と、前記導電体を上端が前記第２絶縁膜の上端より
も低い位置となるまでエッチングする工程と、前記導電
体層形成領域以外の前記導電体をエッチングして除去す
る工程とを有することを特徴とする。

【００２３】これにより、十分な段差被覆性で導電体層
を形成することが可能となる。第１絶縁膜側壁を形成し
た状態で導電体層を堆積させることにより、狭いゲート
電極間にも導電体層が容易に埋め込まれる。したがっ
て、自己整合コンタクトのコンタクト不良が防止され、
コンタクト抵抗が低減される。

【００２４】本発明の半導体装置の製造方法は、さらに
好適には、前記導電体を上端が前記第２絶縁膜の上端よ
りも低い位置となるまでエッチングする工程は、前記導
電体を上端が前記ゲート電極の上端よりも高い位置とな
る範囲でエッチングする工程であることを特徴とする。

【００２５】これにより、層間絶縁膜にコンタクトホー
ルを形成するためのエッチング工程において、ゲート電
極側面が導電体層により保護されるため、ゲート電極と
導電体層との間の絶縁膜側壁がエッチングされることは
なくなる。したがって、ゲート電極とコンタクトホール
内の導電体層との絶縁性が十分に維持され、短絡が防止
される。

【００２６】本発明の半導体装置の製造方法は、好適に
は、前記第２絶縁膜側壁を形成する工程は、前記第２絶
縁膜上および前記第１絶縁膜側壁の表面に絶縁体を堆積
させる工程と、前記第２絶縁膜上の前記絶縁体を除去す
る工程とを有することを特徴とする。本発明の半導体装
置の製造方法は、好適には、前記第１絶縁膜を形成する
工程は、前記第２絶縁膜に比較して絶縁性が高い膜を形
成する工程であることを特徴とする。本発明の半導体装
置の製造方法は、好適には、前記第１絶縁膜側壁を形成
する工程は、前記第２絶縁膜側壁に比較して絶縁性が高
い膜を形成する工程であることを特徴とする。本発明の
半導体装置の製造方法は、好適には、前記層間絶縁膜を
形成する工程は、前記第２絶縁膜および前記第２絶縁膜
側壁に対するエッチング選択比を十分に大きくすること
が可能な膜を形成する工程であることを特徴とする。

【００２７】これにより、第２絶縁膜および第２絶縁膜
側壁を、層間絶縁膜にコンタクトホールを形成する際の
エッチングストッパー層として機能させることができ
る。したがって、自己整合的にコンタクトホールを形成
し、微細化された半導体装置を形成することが可能とな
る。また、第１絶縁膜および第１絶縁膜側壁により十分
な絶縁耐圧を確保することができるため、ゲート電極と
配線との短絡が防止された半導体装置を形成することが
可能となる。

【００２８】本発明の半導体装置の製造方法は、好適に
は、前記ゲート電極形成後、前記第１絶縁膜側壁を形成
する前に、前記ゲート電極をマスクとして前記半導体基
板に、前記ソースまたはドレイン領域よりも低濃度の不
純物を導入し、前記ソースまたはドレイン領域に接続す
るＬＤＤ領域を形成する工程を有することを特徴とす
る。本発明の半導体装置の製造方法は、好適には、前記
第１絶縁膜は酸化シリコンを含有することを特徴とす
る。本発明の半導体装置の製造方法は、好適には、前記
第１絶縁膜側壁は酸化シリコンを含有することを特徴と
する。本発明の半導体装置の製造方法は、好適には、前
記層間絶縁膜は酸化シリコンを含有することを特徴とす
る。本発明の半導体装置の製造方法は、好適には、前記
第２絶縁膜は窒化シリコンを含有することを特徴とす
る。本発明の半導体装置の製造方法は、好適には、前記
第２絶縁膜側壁は窒化シリコンを含有することを特徴と
する。

【００２９】上記の目的を達成するため、本発明の不揮
発性半導体記憶装置は、半導体基板のチャネル形成領域
上に形成された電荷蓄積手段と、前記電荷蓄積手段上に
形成された制御電極と、前記半導体基板に前記チャネル
形成領域を隔てて形成されたソース領域およびドレイン
領域とを有し、前記制御電極に電圧を印加して前記電荷
蓄積手段に対する電荷の注入または電荷の引き抜きを行
い、情報を記憶する記憶素子が複数形成された不揮発性
半導体記憶装置であって、前記制御電極上に形成された
第１絶縁膜と、前記第１絶縁膜上に形成された第２絶縁
膜と、前記制御電極、前記第１絶縁膜および前記第２絶
縁膜の側面を被覆する第１絶縁膜側壁と、隣接する前記
制御電極間の少なくとも一つに前記第１絶縁膜側壁を介
して形成され、上端が前記第２絶縁膜の上端よりも低い
位置にある導電体層と、前記導電体層を有する前記制御
電極間において、前記導電体層よりも高い位置にある前
記第１絶縁膜側壁の表面に形成された第２絶縁膜側壁
と、前記第２絶縁膜上および前記導電体層が形成されて
いない前記制御電極間に形成された層間絶縁膜と、前記
層間絶縁膜に形成され、前記導電体層に達する孔と、前
記孔内および前記層間絶縁膜上に形成され、前記導電体
層に接続する配線とを有することを特徴とする。これに
より、不揮発性半導体記憶装置において、制御電極とコ
ンタクトホール内の配線との短絡が防止され、記憶保持
特性を向上させることができる。

【００３０】本発明の不揮発性半導体記憶装置は、好適
には、前記導電体層の上端は、前記制御電極の上端より
も高い位置にあることを特徴とする。本発明の不揮発性
半導体記憶装置は、好適には、前記第１絶縁膜は前記第
２絶縁膜に比較して絶縁性が高い材料からなることを特
徴とする。本発明の不揮発性半導体記憶装置は、好適に
は、前記第１絶縁膜側壁は前記第２絶縁膜側壁に比較し
て絶縁性が高い材料からなることを特徴とする。本発明
の不揮発性半導体記憶装置は、好適には、前記層間絶縁
膜は、前記第２絶縁膜および前記第２絶縁膜側壁に対す
るエッチング選択比を十分に大きくすることが可能な材
料からなることを特徴とする。

【００３１】本発明の不揮発性半導体記憶装置は、好適
には、前記電荷蓄積手段は、前記チャネル形成領域上に
形成された酸化シリコンを含有するトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたシリコン窒化膜と、
前記シリコン窒化膜上に形成された酸化シリコンを含有
するトップ絶縁膜とからなる積層膜内に、離散化して形
成された電荷トラップであることを特徴とする。本発明
の不揮発性半導体記憶装置によれば、ＭＯＮＯＳ型不揮
発性半導体メモリにおいて、制御電極とコンタクトホー
ル内の配線との短絡が防止される。

【００３２】本発明の不揮発性半導体記憶装置は、好適
には、前記電荷蓄積手段は、前記チャネル形成領域上に
形成され、酸化シリコンを含有するトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたシリコン窒化膜とか
らなる積層膜内に、離散化して形成された電荷トラップ
であることを特徴とする。本発明の不揮発性半導体記憶
装置によれば、ＭＮＯＳ型不揮発性半導体メモリにおい
て、制御電極とコンタクトホール内の配線との短絡が防
止される。

【００３３】本発明の不揮発性半導体記憶装置は、好適
には、前記電荷蓄積手段は、前記チャネル形成領域上に
形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成
され、電気的に浮遊状態である半導体層と、前記半導体
層と前記制御電極との間に形成された中間絶縁膜とから
なる積層膜内に、離散化して形成された電荷トラップで
あることを特徴とする。本発明の不揮発性半導体記憶装
置によれば、フローティングゲート（ＦＧ）型不揮発性
半導体メモリにおいて、制御電極（コントロールゲー
ト）とコンタクトホール内の配線との短絡が防止され
る。

【００３４】本発明の不揮発性半導体記憶装置は、さら
に好適には、前記中間絶縁膜は酸化シリコンを含有する
ことを特徴とする。あるいは、本発明の不揮発性半導体
記憶装置は、好適には、前記中間絶縁膜は、酸化シリコ
ンを含有するトンネル絶縁膜と、前記トンネル絶縁膜上
に形成されたシリコン窒化膜と、前記シリコン窒化膜上
に形成された酸化シリコンを含有するトップ絶縁膜とか
らなる積層膜であることを特徴とする。

【００３５】本発明の不揮発性半導体記憶装置は、好適
には、前記第１絶縁膜は酸化シリコンを含有することを
特徴とする。本発明の不揮発性半導体記憶装置は、好適
には、前記第１絶縁膜側壁は酸化シリコンを含有するこ
とを特徴とする。本発明の不揮発性半導体記憶装置は、
好適には、前記層間絶縁膜は酸化シリコンを含有するこ
とを特徴とする。本発明の不揮発性半導体記憶装置は、
好適には、前記第２絶縁膜は窒化シリコンを含有するこ
とを特徴とする。本発明の不揮発性半導体記憶装置は、
好適には、前記第２絶縁膜側壁は窒化シリコンを含有す
ることを特徴とする。

【００３６】上記の目的を達成するため、本発明の不揮
発性半導体記憶装置の製造方法は、半導体基板上に電荷
蓄積手段を形成する工程と、前記電荷蓄積手段上に、前
記電荷蓄積手段に対する電荷の注入または電荷の引き抜
きを制御する複数の制御電極を形成する工程と、前記制
御電極上に第１絶縁膜を形成する工程と、前記第１絶縁
膜上に第２絶縁膜を形成する工程と、前記制御電極、前
記第１絶縁膜および前記第２絶縁膜の側面に第１絶縁膜
側壁を形成する工程と、前記第１絶縁膜側壁をマスクと
して前記半導体基板に不純物を導入し、自己整合的にソ
ース領域およびドレイン領域を形成する工程と、隣接す
る前記制御電極間の少なくとも一つに、前記ソースまた
はドレイン領域に接続し、上端が前記第２絶縁膜の上端
よりも低い位置にある導電体層を、前記第１絶縁膜側壁
を介して形成する工程と、前記導電体層を有する前記制
御電極間において、前記導電体層よりも高い位置にある
前記第１絶縁膜側壁の表面に第２絶縁膜側壁を形成する
工程と、前記第２絶縁膜上および前記導電体層が形成さ
れていない前記制御電極間に層間絶縁膜を形成する工程
と、前記導電体層に達する孔を、前記層間絶縁膜に形成
する工程と、前記孔内および前記層間絶縁膜上に、前記
導電体層に接続する配線を形成する工程とを有すること
を特徴とする。

【００３７】これにより、不揮発性半導体記憶装置の製
造において、自己整合コンタクトホールを形成するエッ
チングの際に、制御電極および第１絶縁膜側壁が、第２
絶縁膜、第２絶縁膜側壁および導電体層により保護され
る。したがって、コンタクトホール内に埋め込まれる配
線と制御電極との絶縁性が十分に確保される。また、本
発明の不揮発性半導体記憶装置の製造方法によれば、コ
ンタクトホールが自己整合的に形成される。したがっ
て、フォトリソグラフィ工程における合わせずれを考慮
して、設計寸法に合わせ余裕を加える必要がない。これ
により、不揮発性半導体記憶装置を微細化することが可
能となる。

【００３８】本発明の不揮発性半導体記憶装置の製造方
法は、好適には、前記導電体層を形成する工程は、隣接
する前記制御電極間および前記第２絶縁膜上に導電体を
堆積させる工程と、前記導電体を上端が前記第２絶縁膜
の上端よりも低い位置となるまでエッチングする工程
と、前記導電体層形成領域以外の前記導電体をエッチン
グして除去する工程とを有することを特徴とする。本発
明の不揮発性半導体記憶装置の製造方法は、さらに好適
には、前記導電体を上端が前記第２絶縁膜の上端よりも
低い位置となるまでエッチングする工程は、前記導電体
を上端が前記制御電極の上端よりも高い位置となる範囲
でエッチングする工程であることを特徴とする。

【００３９】本発明の不揮発性半導体記憶装置の製造方
法は、好適には、前記第２絶縁膜側壁を形成する工程
は、前記第２絶縁膜上および前記第１絶縁膜側壁の表面
に絶縁体を堆積させる工程と、前記第２絶縁膜上の前記
絶縁体を除去する工程とを有することを特徴とする。本
発明の不揮発性半導体記憶装置の製造方法は、好適に
は、前記第１絶縁膜を形成する工程は、前記第２絶縁膜
に比較して絶縁性が高い膜を形成する工程であることを
特徴とする。本発明の不揮発性半導体記憶装置の製造方
法は、好適には、前記第１絶縁膜側壁を形成する工程
は、前記第２絶縁膜側壁に比較して絶縁性が高い膜を形
成する工程であることを特徴とする。本発明の不揮発性
半導体記憶装置の製造方法は、好適には、前記層間絶縁
膜を形成する工程は、前記第２絶縁膜および前記第２絶
縁膜側壁に対するエッチング選択比を十分に大きくする
ことが可能な膜を形成する工程であることを特徴とす
る。

【００４０】本発明の不揮発性半導体記憶装置の製造方
法は、好適には、前記電荷蓄積手段を形成する工程は、
前記チャネル形成領域上に酸化シリコンを含有するトン
ネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に
シリコン窒化膜を形成する工程と、前記シリコン窒化膜
上に酸化シリコンを含有するトップ絶縁膜を形成する工
程とを有することを特徴とする。これにより、ＭＯＮＯ
Ｓ型不揮発性半導体記憶装置において、制御電極と自己
整合コンタクト内の配線との短絡を防止することができ
る。

【００４１】あるいは、本発明の不揮発性半導体記憶装
置の製造方法は、好適には、前記電荷蓄積手段を形成す
る工程は、前記チャネル形成領域上に酸化シリコンを含
有するトンネル絶縁膜を形成する工程と、前記トンネル
絶縁膜上にシリコン窒化膜を形成する工程とを有するこ
とを特徴とする。これにより、ＭＮＯＳ型不揮発性半導
体記憶装置において、制御電極と自己整合コンタクト内
の配線との短絡を防止することができる。

【００４２】あるいは、本発明の不揮発性半導体記憶装
置の製造方法は、好適には、前記電荷蓄積手段を形成す
る工程は、前記チャネル形成領域上に形成されたゲート
酸化膜を形成する工程と、前記ゲート酸化膜上に半導体
層を形成する工程と、前記半導体層と前記制御電極との
間に中間絶縁膜を形成する工程とを有することを特徴と
する。これにより、フローティングゲート（ＦＧ）型不
揮発性半導体記憶装置において、制御電極と自己整合コ
ンタクト内の配線との短絡を防止することができる。

【００４３】本発明の不揮発性半導体記憶装置の製造方
法は、好適には、前記第１絶縁膜は酸化シリコンを含有
することを特徴とする。本発明の不揮発性半導体記憶装
置の製造方法は、好適には、前記第１絶縁膜側壁は酸化
シリコンを含有することを特徴とする。本発明の不揮発
性半導体記憶装置の製造方法は、好適には、前記層間絶
縁膜は酸化シリコンを含有することを特徴とする。本発
明の不揮発性半導体記憶装置の製造方法は、好適には、
前記第２絶縁膜は窒化シリコンを含有することを特徴と
する。本発明の不揮発性半導体記憶装置の製造方法は、
好適には、前記第２絶縁膜側壁は窒化シリコンを含有す
ることを特徴とする。

【００４４】これにより、層間絶縁膜に自己整合的にコ
ンタクトホールを形成するエッチング工程において、制
御電極および酸化シリコンを含有する第１絶縁膜側壁
が、窒化シリコンを含有する第２絶縁膜および第２絶縁
膜側壁により保護される。したがって、第１絶縁膜側壁
が過剰にエッチングされず、制御電極とコンタクトホー
ル内の配線との短絡を防止することが可能となる。

【００４５】

【発明の実施の形態】以下に、本発明の半導体装置、不
揮発性半導体記憶装置および製造方法の実施の形態につ
いて、図面を参照して説明する。 （実施形態１）図１（ａ）は本実施形態の半導体装置の
平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ’に対
応する断面図である。また、図２（ａ）は図１（ａ）の
Ｂ−Ｂ’に対応する断面図である。本実施形態の半導体
装置は、図１（ａ）に示す構造がＡ−Ａ’方向、あるい
はＢ−Ｂ’方向に任意に繰り返して配列された構造を有
する。

【００４６】図１（ａ）に示すように、本実施形態の半
導体装置には、例えばワード線となる複数のゲート電極
８が平行に配置され、その上層に例えばビット線となる
複数の配線１７が、ゲート電極８の列と直交する方向に
平行に配置されている。ゲ−ト電極８の側面には第１の
サイドウォール１０および第２のサイドウォール１４が
それぞれ形成されている。ゲート電極間のコンタクトホ
ール１６が形成される箇所には、導電体層（ポリシリコ
ン層）１２が形成されている。図１（ａ）の活性（アク
ティブ）領域１８は、素子分離領域２（図１（ｂ）参
照）により相互に隔てられた領域であり、ウェル３やソ
ース／ドレイン領域１１が形成されている。

【００４７】図２（ａ）に示すように、ポリシリコン層
１２は、コンタクトホール１６を形成する箇所のゲート
電極間に、第１のサイドウォール１０を介して形成され
ている。ポリシリコン層１２はソース／ドレイン領域１
１および配線１７にそれぞれ接続し、ポリシリコン層１
２の上端は第２絶縁膜（エッチングストッパー層）７の
上端よりも低い位置となっている。ポリシリコン層１２
を有するゲート電極間においては、ポリシリコン層１２
よりも高い位置にある第１のサイドウォール１０の表面
に、第２のサイドウォール１４が形成されている。一
方、コンタクトホール１６が形成されないゲート電極間
においては、ゲート電極８、第１絶縁膜（酸化膜）６お
よびエッチングストッパー層７の側面に、第１のサイド
ウォール１０および第２のサイドウォール１４が積層さ
れて形成されている。

【００４８】次に、上記の本実施形態の半導体装置の製
造方法について説明する。まず、図２（ｂ）に示すよう
に、シリコン（半導体）基板１に例えばＬＯＣＯＳ法に
より、酸化シリコンからなる素子分離絶縁膜２を形成す
る。続いて、図２（ｃ）に示すように、素子分離絶縁膜
２によって分離された活性領域に、ウェル３を形成する
ため、あるいはトランジスタの閾値調整のためのイオン
注入を行う。イオン注入は、フォトリソグラフィ工程に
より形成されたレジスト（不図示）をマスクとして行
う。次に、図３（ａ）に示すように、例えば熱酸化法に
より、素子分離絶縁膜２で分離された上記の活性領域
に、酸化シリコンからなるゲート絶縁膜４を膜厚２〜１
０ｎｍ程度で形成する。

【００４９】次に、図３（ｂ）に示すように、例えばＣ
ＶＤ法によりゲート層５となるポリシリコン層を膜厚１
００ｎｍ程度で形成する。ゲート層５としてはポリシリ
コン層を形成する以外に、ポリシリコン層にタングステ
ンシリサイド層を積層させたポリサイド構造としてもよ
い。ゲート層５の上層に、絶縁膜として例えば膜厚１０
０ｎｍ程度のシリコン酸化膜６をＣＶＤ法などにより形
成する。その上層に、自己整合コンタクト形成時のエッ
チングストッパー層７として例えば膜厚１００ｎｍ程度
のシリコン窒化膜を、ＣＶＤ法などにより形成する。

【００５０】続いて、フォトリソグラフィ工程によりエ
ッチングストッパー層７の上層に、ゲート電極パターン
を有するレジスト（不図示）を形成する。レジストをマ
スクとしてエッチングストッパー層７、シリコン酸化膜
６およびゲート層５に例えば反応性イオンエッチング
（ＲＩＥ）を行い、ゲート電極８を形成する。その後、
レジストを除去する。さらに、ゲート電極８をマスクと
してイオン注入を行い、ＬＤＤ領域９を形成する。この
イオン注入工程において、ＬＤＤ領域９を形成しない箇
所、例えば素子分離絶縁膜２の上部には適宜レジストを
形成しておく。

【００５１】次に、図３（ｃ）に示すように、ゲート電
極８の側面に例えばシリコン酸化膜からなる第１のサイ
ドウォール１０を形成する。サイドウォール１０を形成
するには、まず、エッチングストッパー層７の上部と、
エッチングストッパー層７、酸化膜６およびゲート電極
８の側面とを被覆する酸化膜を、例えばＣＶＤ法により
膜厚１００ｎｍ程度堆積させる。その後、エッチバック
によりゲート電極８の側面のみ残して酸化膜を除去す
る。さらに、第１のサイドウォール１０をマスクとして
イオン注入を行い、ＬＤＤ領域９よりも高濃度の不純物
を含有するソース／ドレイン領域１１を自己整合的に形
成する。

【００５２】次に、図３（ｄ）に示すように、第２の導
電体層として、例えば膜厚４００ｎｍ程度のポリシリコ
ン層１２をＣＶＤ法などにより堆積させる。ポリシリコ
ン層１２はゲート電極８の間を埋め込むようにして全面
に堆積させる。ゲート電極間に第１のサイドウォール１
０が形成されていることにより、ゲート電極の間隔が狭
い箇所にもポリシリコン層１２が容易に埋め込まれる。

【００５３】続いて、図４（ａ）に示すように、ポリシ
リコン層１２の上端がエッチングストッパー層７の上端
よりも低い位置となるまでエッチバックを行う。これに
より、ゲート電極８上のポリシリコン層１２が除去さ
れ、ゲート電極間のポリシリコン層１２のみ残る。この
エッチングは好適には、ポリシリコン層１２の上端がゲ
ート電極８の上端よりも高い位置となる範囲で行う。ポ
リシリコン層１２の上端がゲート電極８の上端よりも低
い位置となった場合、続く工程で層間絶縁膜１５にコン
タクトホール１６を形成する工程で、サイドウォール１
０、１４あるいはゲート電極８上の絶縁膜６、７がエッ
チングされるおそれがある。その場合、コンタクトホー
ル１６内の配線１７とゲート電極８とが短絡することに
なる。このような短絡を防止するため、ポリシリコン層
１２はゲート電極８の膜厚よりも厚く、例えば膜厚１５
０ｎｍ程度残るようにエッチバックを行う。

【００５４】次に、図４（ｂ）に示すように、フォトリ
ソグラフィ工程により、ソース／ドレイン領域１１と配
線１７とのコンタクトを形成する箇所のポリシリコン層
１２上にレジスト１３を形成する。続いて、図４（ｃ）
に示すように、レジスト１３をマスクとしてエッチング
を行い、コンタクトを形成しない箇所のポリシリコン層
１２を除去する。その後、レジスト１３を除去する。

【００５５】次に、図５（ａ）に示すように、シリコン
酸化膜からなる第１のサイドウォール１０の表面に、シ
リコン酸化膜に対してエッチング選択比を十分に小さく
することができる材料、例えばシリコン窒化膜を用いて
第２のサイドウォール１４を形成する。第２のサイドウ
ォール１４を形成するには、全面に例えば膜厚１００ｎ
ｍ程度のシリコン窒化膜を、ＣＶＤ法などにより堆積さ
せてからエッチバックを行う。これにより、ポリシリコ
ン層１２の上部にも第２のサイドウォール１４が形成さ
れる。

【００５６】次に、図５（ｂ）に示すように、層間絶縁
膜１５として例えばシリコン酸化膜をＣＶＤ法により膜
厚６００ｎｍ程度堆積させる。続いて、図５（ｃ）に示
すように、フォトリソグラフィ工程によりコンタクトホ
ール形成領域に開口を有するレジスト（不図示）を形成
してから、レジストをマスクとして層間絶縁膜１５にエ
ッチングを行う。

【００５７】このエッチングは、窒化膜に対して酸化膜
のエッチング選択比が１０〜１００程度となる条件で行
う。これにより、コンタクト形成部分のエッチングスト
ッパー層７上および第２のサイドウォール１４表面でエ
ッチングが停止し、コンタクトホール１６が自己整合的
に形成される。コンタクトホール１６の形成が自己整合
的に行われるため、フォトリソグラフィ工程においてレ
ジストの合わせずれを考慮する必要がなく、素子を微細
化することができる。このエッチングにより、ポリシリ
コン層１２はコンタクトホール１６内に露出する。その
後、図２（ａ）に示すように、配線となる金属層をスパ
ッタ法などにより成膜してから、金属層にエッチングを
行って配線１７を形成する。以上の工程により、所望の
半導体装置が得られる。

【００５８】上記の本発明の実施形態の半導体装置およ
びその製造方法によれば、層間絶縁膜１５にエッチング
を行いコンタクトホール１６を形成する際に、ゲート電
極８の側面のサイドウォール１０がエッチングされず、
ゲート電極８と配線１７あるいはポリシリコン層１２と
の短絡が防止される。

【００５９】（実施形態２）図６は本実施形態の不揮発
性半導体記憶装置の断面図である。本実施形態の不揮発
性半導体記憶装置は、電荷蓄積手段としてシリコン酸化
膜／シリコン窒化膜／シリコン酸化膜の多層絶縁膜（Ｏ
ＮＯ膜）を用いたＭＯＮＯＳ型不揮発性半導体記憶装置
である。図６に示すように、電荷蓄積手段以外の部分
は、実施形態１の半導体装置の構造と共通する。シリコ
ン基板１の表面に素子分離領域２が形成され、素子分離
領域２により相互に隔てられた活性領域にウェル３が形
成されている。

【００６０】シリコン基板１上に電荷蓄積手段として熱
酸化膜２１、シリコン窒化膜２２およびシリコン酸化膜
２３からなるＯＮＯ膜が形成され、その上層にゲート電
極８が形成されている。ゲート電極上には第１絶縁膜と
して、絶縁性に優れる酸化膜６が形成され、その上層
に、シリコン窒化膜からなる第２絶縁膜（エッチングス
トッパー層）７が形成されている。ゲ−ト電極８の側面
には第１のサイドウォール１０および第２のサイドウォ
ール１４がそれぞれ形成されている。導電体層（ポリシ
リコン層）１２は、コンタクトホール１６を形成する箇
所のゲート電極間に、第１のサイドウォール１０を介し
て形成されている。

【００６１】ポリシリコン層１２はソース／ドレイン領
域１１および配線１７にそれぞれ接続し、ポリシリコン
層１２の上端は第２絶縁膜（エッチングストッパー層）
７の上端よりも低い位置となっている。ポリシリコン層
１２を有するゲート電極間においては、ポリシリコン層
１２よりも高い位置にある第１のサイドウォール１０の
表面に、第２のサイドウォール１４が形成されている。
一方、コンタクトホール１６が形成されないゲート電極
間においては、ゲート電極８、第１絶縁膜（酸化膜）６
およびエッチングストッパー層７の側面に、第１のサイ
ドウォール１０および第２のサイドウォール１４が積層
されて形成されている。

【００６２】本実施形態の不揮発性半導体記憶装置を形
成するには、上記の実施形態１の半導体装置の製造方法
において、ゲート絶縁膜４を形成する工程をＯＮＯ多層
絶縁膜を形成する工程に変更する。ＯＮＯ多層絶縁膜の
各層の膜厚は特に限定されないが、例えば、１層目（下
層）の熱酸化膜２１を膜厚１〜４ｎｍ、２層目（中間
層）のシリコン窒化膜２２を膜厚２〜１０ｎｍ、３層目
（上層）のシリコン酸化膜２３を膜厚２〜４ｎｍ程度と
する。シリコン窒化膜２２およびシリコン酸化膜２３
は、それぞれ例えばＣＶＤ法により形成することができ
る。

【００６３】本実施形態の不揮発性半導体記憶装置によ
れば、コンタクトホール１６が形成されるゲート電極間
において、制御電極（コントロールゲート）８よりも高
い位置では、シリコン窒化膜からなる第２のサイドウォ
ール１４がエッチングストッパーとして機能する。ま
た、ゲート層５の側面とコンタクトホール１６内の配線
１７との間には、絶縁特性に優れた酸化膜からなる第１
のサイドウォール１０が形成されている。したがって、
自己整合コンタクトホール１６においてゲート電極８と
配線１７との短絡が防止される。

【００６４】（実施形態３）図７は本実施形態の不揮発
性半導体記憶装置の断面図である。本実施形態の不揮発
性半導体記憶装置は、電荷蓄積手段としてシリコン酸化
膜およびシリコン窒化膜からなる絶縁膜（ＯＮ膜）を用
いたＭＮＯＳ型不揮発性半導体記憶装置である。図７に
示すように、電荷蓄積手段以外の部分は、実施形態１の
半導体装置の構造と共通する。シリコン基板１の表面に
素子分離領域２が形成され、素子分離領域２により相互
に隔てられた活性領域にウェル３が形成されている。

【００６５】シリコン基板１上に電荷蓄積手段として熱
酸化膜２１およびシリコン窒化膜からなるＯＮ膜が形成
され、その上層にゲート電極８が形成されている。ゲー
ト電極上には第１絶縁膜として、絶縁性に優れる酸化膜
６が形成され、その上層に、シリコン窒化膜からなる第
２絶縁膜（エッチングストッパー層）７が形成されてい
る。ゲ−ト電極８の側面には第１のサイドウォール１０
および第２のサイドウォール１４がそれぞれ形成されて
いる。導電体層（ポリシリコン層）１２は、コンタクト
ホール１６を形成する箇所のゲート電極間に、第１のサ
イドウォール１０を介して形成されている。

【００６６】ポリシリコン層１２はソース／ドレイン領
域１１および配線１７にそれぞれ接続し、ポリシリコン
層１２の上端は第２絶縁膜（エッチングストッパー層）
７の上端よりも低い位置となっている。ポリシリコン層
１２を有するゲート電極間においては、ポリシリコン層
１２よりも高い位置にある第１のサイドウォール１０の
表面に、第２のサイドウォール１４が形成されている。
一方、コンタクトホール１６が形成されないゲート電極
間においては、ゲート電極８、第１絶縁膜（酸化膜）６
およびエッチングストッパー層７の側面に、第１のサイ
ドウォール１０および第２のサイドウォール１４が積層
されて形成されている。

【００６７】本実施形態の不揮発性半導体記憶装置を形
成するには、上記の実施形態１の半導体装置の製造方法
において、ゲート絶縁膜４を形成する工程をＯＮ膜を形
成する工程に変更する。ＯＮ膜の各層の膜厚は特に限定
されないが、例えば、１層目（下層）の熱酸化膜２１を
膜厚１〜４ｎｍ、２層目（上層）のシリコン窒化膜２２
を膜厚２〜１０ｎｍ程度とする。シリコン窒化膜２２は
例えばＣＶＤ法により形成することができる。

【００６８】本実施形態の不揮発性半導体記憶装置によ
れば、コンタクトホール１６が形成されるゲート電極間
において、制御電極（コントロールゲート）８よりも高
い位置では、シリコン窒化膜からなる第２のサイドウォ
ール１４がエッチングストッパーとして機能する。ま
た、ゲート層５の側面とコンタクトホール１６内の配線
１７との間には、絶縁特性に優れた酸化膜からなる第１
のサイドウォール１０が形成されている。したがって、
自己整合コンタクトホール１６においてゲート電極８と
配線１７との短絡が防止される。

【００６９】（実施形態４）図８は本実施形態の不揮発
性半導体記憶装置の断面図である。本実施形態の不揮発
性半導体記憶装置は、ゲート絶縁膜４とコントロールゲ
ート８との間に、電荷蓄積手段としてフローティングゲ
ート８’および中間絶縁膜４’が形成されているフロー
ティングゲート（ＦＧ）型不揮発性半導体記憶装置であ
る。電荷蓄積手段以外の部分は、実施形態１の半導体装
置の構造と共通する。シリコン基板１の表面に素子分離
領域２が形成され、素子分離領域２により相互に隔てら
れた活性領域にウェル３が形成されている。

【００７０】シリコン基板１上に電荷蓄積手段としてゲ
ート酸化膜４、フローティングゲート８’および中間絶
縁膜４’が形成され、その上層にコントロールゲート８
が形成されている。コントロールゲート８上には第１絶
縁膜として、絶縁性に優れる酸化膜６が形成され、その
上層に、シリコン窒化膜からなる第２絶縁膜（エッチン
グストッパー層）７が形成されている。コントロールゲ
ート８の側面には第１のサイドウォール１０および第２
のサイドウォール１４がそれぞれ形成されている。導電
体層（ポリシリコン層）１２は、コンタクトホール１６
を形成する箇所のゲート電極間に、第１のサイドウォー
ル１０を介して形成されている。

【００７１】ポリシリコン層１２はソース／ドレイン領
域１１および配線１７にそれぞれ接続し、ポリシリコン
層１２の上端は第２絶縁膜（エッチングストッパー層）
７の上端よりも低い位置となっている。ポリシリコン層
１２を有するゲート電極間においては、ポリシリコン層
１２よりも高い位置にある第１のサイドウォール１０の
表面に、第２のサイドウォール１４が形成されている。
一方、コンタクトホール１６が形成されないゲート電極
間においては、コントロールゲート８、第１絶縁膜（酸
化膜）６およびエッチングストッパー層７の側面に、第
１のサイドウォール１０および第２のサイドウォール１
４が積層されて形成されている。

【００７２】本実施形態の不揮発性半導体記憶装置を形
成するには、上記の実施形態１の半導体装置の製造方法
において、ゲート絶縁膜４として例えば熱酸化膜を形成
した後、フローティングゲート８’となる電極材料、例
えばポリシリコン層をＣＶＤ法により堆積させる。その
上層に、中間絶縁膜４’として酸化膜あるいはＯＮＯ膜
などを形成する。その後、コントロールゲート８を形成
する以降の工程は、上記の実施形態１の方法に従って行
う。

【００７３】本実施形態の不揮発性半導体記憶装置によ
れば、コンタクトホール１６が形成されるゲート電極間
において、制御電極（コントロールゲート）８よりも高
い位置では、シリコン窒化膜からなる第２のサイドウォ
ール１４がエッチングストッパーとして機能する。ま
た、ゲート層５の側面とコンタクトホール１６内の配線
１７との間には、絶縁特性に優れた酸化膜からなる第１
のサイドウォール１０が形成されている。したがって、
自己整合コンタクトホール１６においてゲート電極８と
配線１７との短絡が防止される。

【００７４】本発明の半導体装置、不揮発性半導体記憶
装置および製造方法の実施形態は、上記の説明に限定さ
れない。例えば、本発明の不揮発性半導体記憶装置は、
絶縁膜中に分散されたポリシリコン粒子を電荷蓄積手段
として用いたナノクリスタル型不揮発性半導体記憶装置
であってもよい。その他、本発明の要旨を逸脱しない範
囲で、種々の変更が可能である。

【００７５】

【発明の効果】本発明の半導体装置によれば、自己整合
コンタクトのコンタクト不良や、自己整合コンタクトに
埋め込まれた配線とゲート電極との短絡を防止すること
が可能となる。本発明の半導体装置の製造方法によれ
ば、自己整合コンタクトにおけるコンタクト不良あるい
は短絡が防止された半導体装置を製造することが可能と
なる。

【００７６】また、本発明の不揮発性半導体記憶装置に
よれば、自己整合コンタクトにおけるコンタクト不良や
短絡が防止され、不揮発性半導体記憶装置記憶保持特性
が向上する。また、本発明の不揮発性半導体記憶装置の
製造方法によれば、自己整合コンタクトにおけるコンタ
クト不良あるいは短絡が防止され、記憶保持特性が向上
された不揮発性半導体記憶装置を製造することが可能と
なる。

【図面の簡単な説明】

【図１】（ａ）は本発明の実施形態１に係る半導体装置
の平面図であり、（ｂ）は（ａ）のＡ−Ａ’に対応する
断面図である。

【図２】（ａ）は本発明の実施形態１に係る半導体装置
の断面図であり、図１（ａ）のＢ−Ｂ’に対応する。
（ｂ）および（ｃ）は本発明の実施形態１に係る半導体
装置の製造方法の製造工程を示す断面図である。

【図３】（ａ）〜（ｄ）は本発明の実施形態１に係る半
導体装置の製造方法の製造工程を示す断面図である。

【図４】（ａ）〜（ｃ）は本発明の実施形態１に係る半
導体装置の製造方法の製造工程を示す断面図である。

【図５】（ａ）〜（ｃ）は本発明の実施形態１に係る半
導体装置の製造方法の製造工程を示す断面図である。

【図６】本発明の実施形態２に係るＭＯＮＯＳ型不揮発
性半導体記憶装置の断面図である。

【図７】本発明の実施形態３に係るＭＮＯＳ型不揮発性
半導体記憶装置の断面図である。

【図８】本発明の実施形態４に係るフローティングゲー
ト型不揮発性半導体記憶装置の断面図である。

【図９】（ａ）〜（ｄ）は従来の半導体装置の製造方法
の製造工程を示す断面図である。

【図１０】（ａ）〜（ｄ）は従来の半導体装置の製造方
法の製造工程を示す断面図である。

【符号の説明】

１、１０１…シリコン（半導体）基板、２、１０２…素
子分離絶縁膜、３、１０３…ウェル、４、１０４…ゲー
ト絶縁膜、４’…中間絶縁膜、５、１０５…ゲート層、
６…酸化膜、７、１０６…エッチングストッパー層、
８、１０７…ゲート電極、８’…フローティングゲー
ト、９、１０８…ＬＤＤ領域、１０…第１のサイドウォ
ール、１１、１１０…ソース／ドレイン領域、１２…ポ
リシリコン層、１３…レジスト、１４…第２のサイドウ
ォール、１５、１１１…層間絶縁膜、１６、１１２…コ
ンタクトホール、１７…配線、１８…活性領域、２１…
熱酸化膜、２２…シリコン窒化膜、２３…シリコン酸化
膜、１０９…サイドウォール。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA14 AA19 AA25 AA43 AA63 AB08 AD12 AD17 AD51 AD52 AF06 AF25 AG02 AG03 AG07 5F033 HH04 JJ04 KK01 NN03 PP06 RR04 XX31 5F083 EP02 EP09 EP18 EP23 EP55 EP63 EP68 GA09 GA30 JA04 LA12 LA16 MA03 MA06 MA20 NA02 PR29

Claims (54)

【特許請求の範囲】
1. 【請求項１】半導体基板のチャネル形成領域上に形成さ
   れたゲート絶縁膜と、前記ゲート絶縁膜上に形成された
   ゲート電極と、前記半導体基板に前記チャネル形成領域
   を隔てて形成されたソース領域およびドレイン領域とを
   有する絶縁ゲート電界効果トランジスタが複数形成され
   た半導体装置であって、 前記ゲート電極上に形成された第１絶縁膜と、 前記第１絶縁膜上に形成された第２絶縁膜と、 前記ゲート電極、前記第１絶縁膜および前記第２絶縁膜
   の側面を被覆する第１絶縁膜側壁と、 隣接する前記ゲート電極間の少なくとも一つに前記第１
   絶縁膜側壁を介して形成され、前記ソースまたはドレイ
   ン領域に接続し、上端が前記第２絶縁膜の上端よりも低
   い位置にある導電体層と、 前記導電体層を有する前記ゲート電極間において、前記
   導電体層よりも高い位置にある前記第１絶縁膜側壁の表
   面に形成された第２絶縁膜側壁と、 前記第２絶縁膜上および前記導電体層が形成されていな
   い前記ゲート電極間に形成された層間絶縁膜と、 前記層間絶縁膜に形成され、前記導電体層に達する孔
   と、 前記孔内および前記層間絶縁膜上に形成され、前記導電
   体層に接続する配線とを有する半導体装置。
2. 【請求項２】前記導電体層の上端は、前記ゲート電極の
   上端よりも高い位置にある請求項１記載の半導体装置。
3. 【請求項３】前記第１絶縁膜は前記第２絶縁膜に比較し
   て絶縁性が高い材料からなる請求項１記載の半導体装
   置。
4. 【請求項４】前記第１絶縁膜側壁は前記第２絶縁膜側壁
   に比較して絶縁性が高い材料からなる請求項１記載の半
   導体装置。
5. 【請求項５】前記層間絶縁膜は、前記第２絶縁膜および
   前記第２絶縁膜側壁に対するエッチング選択比を十分に
   大きくすることが可能な材料からなる請求項１記載の半
   導体装置。
6. 【請求項６】前記第１絶縁膜側壁の下部の前記半導体基
   板に、前記ソースまたはドレイン領域よりも不純物濃度
   が低く、前記ソースまたはドレイン領域に接続するＬＤ
   Ｄ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）領域が
   形成されている請求項１記載の半導体装置。
7. 【請求項７】前記第１絶縁膜は酸化シリコンを含有する
   請求項３記載の半導体装置。
8. 【請求項８】前記第１絶縁膜側壁は酸化シリコンを含有
   する請求項４記載の半導体装置。
9. 【請求項９】前記層間絶縁膜は酸化シリコンを含有する
   請求項５記載の半導体装置。
10. 【請求項１０】前記第２絶縁膜は窒化シリコンを含有す
    る請求項５記載の半導体装置。
11. 【請求項１１】前記第２絶縁膜側壁は窒化シリコンを含
    有する請求項５記載の半導体装置。
12. 【請求項１２】半導体基板上にゲート絶縁膜、ゲート電
    極用導電層、第１絶縁膜および第２絶縁膜を順に成膜す
    る工程と、 前記第２絶縁膜、前記第１絶縁膜および前記ゲート電極
    用導電層をエッチングし、上層に前記第１絶縁膜および
    前記第２絶縁膜を有する複数のゲート電極を形成する工
    程と、 前記ゲート電極、前記第１絶縁膜および前記第２絶縁膜
    の側面に第１絶縁膜側壁を形成する工程と、 前記第１絶縁膜側壁をマスクとして前記半導体基板に不
    純物を導入し、自己整合的にソース領域およびドレイン
    領域を形成する工程と、 隣接する前記ゲート電極間の少なくとも一つに、前記ソ
    ースまたはドレイン領域に接続し、上端が前記第２絶縁
    膜の上端よりも低い位置にある導電体層を、前記第１絶
    縁膜側壁を介して形成する工程と、 前記導電体層を有する前記ゲート電極間において、前記
    導電体層よりも高い位置にある前記第１絶縁膜側壁の表
    面に第２絶縁膜側壁を形成する工程と、 前記第２絶縁膜上および前記導電体層が形成されていな
    い前記ゲート電極間に層間絶縁膜を形成する工程と、 前記導電体層に達する孔を、前記層間絶縁膜に形成する
    工程と、 前記孔内および前記層間絶縁膜上に、前記導電体層に接
    続する配線を形成する工程とを有する半導体装置の製造
    方法。
13. 【請求項１３】前記導電体層を形成する工程は、隣接す
    る前記ゲート電極間および前記第２絶縁膜上に導電体を
    堆積させる工程と、 前記導電体を上端が前記第２絶縁膜の上端よりも低い位
    置となるまでエッチングする工程と、 前記導電体層形成領域以外の前記導電体をエッチングし
    て除去する工程とを有する請求項１２記載の半導体装置
    の製造方法。
14. 【請求項１４】前記導電体を上端が前記第２絶縁膜の上
    端よりも低い位置となるまでエッチングする工程は、前
    記導電体を上端が前記ゲート電極の上端よりも高い位置
    となる範囲でエッチングする工程である請求項１３記載
    の半導体装置の製造方法。
15. 【請求項１５】前記第２絶縁膜側壁を形成する工程は、
    前記第２絶縁膜上および前記第１絶縁膜側壁の表面に絶
    縁体を堆積させる工程と、 前記第２絶縁膜上の前記絶縁体を除去する工程とを有す
    る請求項１２記載の半導体装置の製造方法。
16. 【請求項１６】前記第１絶縁膜を形成する工程は、前記
    第２絶縁膜に比較して絶縁性が高い膜を形成する工程で
    ある請求項１２記載の半導体装置の製造方法。
17. 【請求項１７】前記第１絶縁膜側壁を形成する工程は、
    前記第２絶縁膜側壁に比較して絶縁性が高い膜を形成す
    る工程である請求項１２記載の半導体装置の製造方法。
18. 【請求項１８】前記層間絶縁膜を形成する工程は、前記
    第２絶縁膜および前記第２絶縁膜側壁に対するエッチン
    グ選択比を十分に大きくすることが可能な膜を形成する
    工程である請求項１２記載の半導体装置の製造方法。
19. 【請求項１９】前記ゲート電極形成後、前記第１絶縁膜
    側壁を形成する前に、前記ゲート電極をマスクとして前
    記半導体基板に、前記ソースまたはドレイン領域よりも
    低濃度の不純物を導入し、前記ソースまたはドレイン領
    域に接続するＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄ
    ｒａｉｎ）領域を形成する工程を有する請求項１２記載
    の半導体装置の製造方法。
20. 【請求項２０】前記第１絶縁膜は酸化シリコンを含有す
    る請求項１６記載の半導体装置の製造方法。
21. 【請求項２１】前記第１絶縁膜側壁は酸化シリコンを含
    有する請求項１７記載の半導体装置の製造方法。
22. 【請求項２２】前記層間絶縁膜は酸化シリコンを含有す
    る請求項１８記載の半導体装置の製造方法。
23. 【請求項２３】前記第２絶縁膜は窒化シリコンを含有す
    る請求項１８記載の半導体装置の製造方法。
24. 【請求項２４】前記第２絶縁膜側壁は窒化シリコンを含
    有する請求項１８記載の半導体装置の製造方法。
25. 【請求項２５】半導体基板のチャネル形成領域上に形成
    された電荷蓄積手段と、前記電荷蓄積手段上に形成され
    た制御電極と、前記半導体基板に前記チャネル形成領域
    を隔てて形成されたソース領域およびドレイン領域とを
    有し、前記制御電極に電圧を印加して前記電荷蓄積手段
    に対する電荷の注入または電荷の引き抜きを行い、情報
    を記憶する記憶素子が複数形成された不揮発性半導体記
    憶装置であって、 前記制御電極上に形成された第１絶縁膜と、 前記第１絶縁膜上に形成された第２絶縁膜と、 前記制御電極、前記第１絶縁膜および前記第２絶縁膜の
    側面を被覆する第１絶縁膜側壁と、 隣接する前記制御電極間の少なくとも一つに前記第１絶
    縁膜側壁を介して形成され、上端が前記第２絶縁膜の上
    端よりも低い位置にある導電体層と、 前記導電体層を有する前記制御電極間において、前記導
    電体層よりも高い位置にある前記第１絶縁膜側壁の表面
    に形成された第２絶縁膜側壁と、 前記第２絶縁膜上および前記導電体層が形成されていな
    い前記制御電極間に形成された層間絶縁膜と、 前記層間絶縁膜に形成され、前記導電体層に達する孔
    と、 前記孔内および前記層間絶縁膜上に形成され、前記導電
    体層に接続する配線とを有する不揮発性半導体記憶装
    置。
26. 【請求項２６】前記導電体層の上端は、前記制御電極の
    上端よりも高い位置にある請求項２５記載の不揮発性半
    導体記憶装置。
27. 【請求項２７】前記第１絶縁膜は前記第２絶縁膜に比較
    して絶縁性が高い材料からなる請求項２５記載の不揮発
    性半導体記憶装置。
28. 【請求項２８】前記第１絶縁膜側壁は前記第２絶縁膜側
    壁に比較して絶縁性が高い材料からなる請求項２５記載
    の不揮発性半導体記憶装置。
29. 【請求項２９】前記層間絶縁膜は、前記第２絶縁膜およ
    び前記第２絶縁膜側壁に対するエッチング選択比を十分
    に大きくすることが可能な材料からなる請求項２５記載
    の不揮発性半導体記憶装置。
30. 【請求項３０】前記電荷蓄積手段は、前記チャネル形成
    領域上に形成された酸化シリコンを含有するトンネル絶
    縁膜と、前記トンネル絶縁膜上に形成されたシリコン窒
    化膜と、前記シリコン窒化膜上に形成された酸化シリコ
    ンを含有するトップ絶縁膜とからなる積層膜内に、離散
    化して形成された電荷トラップである請求項２５記載の
    不揮発性半導体記憶装置。
31. 【請求項３１】前記電荷蓄積手段は、前記チャネル形成
    領域上に形成され、酸化シリコンを含有するトンネル絶
    縁膜と、前記トンネル絶縁膜上に形成されたシリコン窒
    化膜とからなる積層膜内に、離散化して形成された電荷
    トラップである請求項２５記載の不揮発性半導体記憶装
    置。
32. 【請求項３２】前記電荷蓄積手段は、前記チャネル形成
    領域上に形成されたゲート酸化膜と、前記ゲート酸化膜
    上に形成され、電気的に浮遊状態である半導体層と、前
    記半導体層と前記制御電極との間に形成された中間絶縁
    膜とからなる積層膜内に、離散化して形成された電荷ト
    ラップである請求項２５記載の不揮発性半導体記憶装
    置。
33. 【請求項３３】前記中間絶縁膜は酸化シリコンを含有す
    る請求項３２記載の不揮発性半導体記憶装置。
34. 【請求項３４】前記中間絶縁膜は、酸化シリコンを含有
    するトンネル絶縁膜と、前記トンネル絶縁膜上に形成さ
    れたシリコン窒化膜と、前記シリコン窒化膜上に形成さ
    れた酸化シリコンを含有するトップ絶縁膜とからなる積
    層膜である請求項３２記載の不揮発性半導体記憶装置。
35. 【請求項３５】前記第１絶縁膜は酸化シリコンを含有す
    る請求項２７記載の不揮発性半導体記憶装置。
36. 【請求項３６】前記第１絶縁膜側壁は酸化シリコンを含
    有する請求項２８記載の不揮発性半導体記憶装置。
37. 【請求項３７】前記層間絶縁膜は酸化シリコンを含有す
    る請求項２９記載の不揮発性半導体記憶装置。
38. 【請求項３８】前記第２絶縁膜は窒化シリコンを含有す
    る請求項２９記載の不揮発性半導体記憶装置。
39. 【請求項３９】前記第２絶縁膜側壁は窒化シリコンを含
    有する請求項２９記載の不揮発性半導体記憶装置。
40. 【請求項４０】半導体基板上に、電荷蓄積手段を形成す
    る工程と、 前記電荷蓄積手段上に、前記電荷蓄積手段に対する電荷
    の注入または電荷の引き抜きを制御する複数の制御電極
    を形成する工程と、 前記制御電極上に第１絶縁膜を形成する工程と、 前記第１絶縁膜上に第２絶縁膜を形成する工程と、 前記制御電極、前記第１絶縁膜および前記第２絶縁膜の
    側面に第１絶縁膜側壁を形成する工程と、 前記第１絶縁膜側壁をマスクとして前記半導体基板に不
    純物を導入し、自己整合的にソース領域およびドレイン
    領域を形成する工程と、 隣接する前記制御電極間の少なくとも一つに、前記ソー
    スまたはドレイン領域に接続し、上端が前記第２絶縁膜
    の上端よりも低い位置にある導電体層を、前記第１絶縁
    膜側壁を介して形成する工程と、 前記導電体層を有する前記制御電極間において、前記導
    電体層よりも高い位置にある前記第１絶縁膜側壁の表面
    に第２絶縁膜側壁を形成する工程と、 前記第２絶縁膜上および前記導電体層が形成されていな
    い前記制御電極間に層間絶縁膜を形成する工程と、 前記導電体層に達する孔を、前記層間絶縁膜に形成する
    工程と、 前記孔内および前記層間絶縁膜上に、前記導電体層に接
    続する配線を形成する工程とを有する不揮発性半導体記
    憶装置の製造方法。
41. 【請求項４１】前記導電体層を形成する工程は、隣接す
    る前記制御電極間および前記第２絶縁膜上に導電体を堆
    積させる工程と、 前記導電体を上端が前記第２絶縁膜の上端よりも低い位
    置となるまでエッチングする工程と、 前記導電体層形成領域以外の前記導電体をエッチングし
    て除去する工程とを有する請求項４０記載の不揮発性半
    導体記憶装置の製造方法。
42. 【請求項４２】前記導電体を上端が前記第２絶縁膜の上
    端よりも低い位置となるまでエッチングする工程は、前
    記導電体を上端が前記制御電極の上端よりも高い位置と
    なる範囲でエッチングする工程である請求項４１記載の
    不揮発性半導体記憶装置の製造方法。
43. 【請求項４３】前記第２絶縁膜側壁を形成する工程は、
    前記第２絶縁膜上および前記第１絶縁膜側壁の表面に絶
    縁体を堆積させる工程と、 前記第２絶縁膜上の前記絶縁体を除去する工程とを有す
    る請求項４０記載の不揮発性半導体記憶装置の製造方
    法。
44. 【請求項４４】前記第１絶縁膜を形成する工程は、前記
    第２絶縁膜に比較して絶縁性が高い膜を形成する工程で
    ある請求項４０記載の不揮発性半導体記憶装置の製造方
    法。
45. 【請求項４５】前記第１絶縁膜側壁を形成する工程は、
    前記第２絶縁膜側壁に比較して絶縁性が高い膜を形成す
    る工程である請求項４０記載の不揮発性半導体記憶装置
    の製造方法。
46. 【請求項４６】前記層間絶縁膜を形成する工程は、前記
    第２絶縁膜および前記第２絶縁膜側壁に対するエッチン
    グ選択比を十分に大きくすることが可能な膜を形成する
    工程である請求項４０記載の不揮発性半導体記憶装置の
    製造方法。
47. 【請求項４７】前記電荷蓄積手段を形成する工程は、前
    記チャネル形成領域上に酸化シリコンを含有するトンネ
    ル絶縁膜を形成する工程と、 前記トンネル絶縁膜上にシリコン窒化膜を形成する工程
    と、 前記シリコン窒化膜上に酸化シリコンを含有するトップ
    絶縁膜を形成する工程とを有する請求項４０記載の不揮
    発性半導体記憶装置の製造方法。
48. 【請求項４８】前記電荷蓄積手段を形成する工程は、前
    記チャネル形成領域上に酸化シリコンを含有するトンネ
    ル絶縁膜を形成する工程と、 前記トンネル絶縁膜上にシリコン窒化膜を形成する工程
    とを有する請求項４０記載の不揮発性半導体記憶装置の
    製造方法。
49. 【請求項４９】前記電荷蓄積手段を形成する工程は、前
    記チャネル形成領域上に形成されたゲート酸化膜を形成
    する工程と、 前記ゲート酸化膜上に半導体層を形成する工程と、 前記半導体層と前記制御電極との間に中間絶縁膜を形成
    する工程とを有する請求項４０記載の不揮発性半導体記
    憶装置の製造方法。
50. 【請求項５０】前記第１絶縁膜は酸化シリコンを含有す
    る請求項４４記載の不揮発性半導体記憶装置の製造方
    法。
51. 【請求項５１】前記第１絶縁膜側壁は酸化シリコンを含
    有する請求項４５記載の不揮発性半導体記憶装置の製造
    方法。
52. 【請求項５２】前記層間絶縁膜は酸化シリコンを含有す
    る請求項４６記載の不揮発性半導体記憶装置の製造方
    法。
53. 【請求項５３】前記第２絶縁膜は窒化シリコンを含有す
    る請求項４６記載の不揮発性半導体記憶装置の製造方
    法。
54. 【請求項５４】前記第２絶縁膜側壁は窒化シリコンを含
    有する請求項４６記載の不揮発性半導体記憶装置の製造
    方法。