KR950005480B1 - 반도체 장치의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 title claims description 35
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000002184 metal Substances 0.000 claims abstract description 15
- 229910052751 metal Inorganic materials 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 13
- 238000000151 deposition Methods 0.000 claims abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 7
- 229920005591 polysilicon Polymers 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 6
- 125000006850 spacer group Chemical group 0.000 claims abstract description 6
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 238000002844 melting Methods 0.000 claims description 11
- 230000008018 melting Effects 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 2
- 239000010941 cobalt Substances 0.000 claims description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 2
- 238000011065 in-situ storage Methods 0.000 claims description 2
- 238000002955 isolation Methods 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 238000000992 sputter etching Methods 0.000 claims description 2
- 238000001465 metallisation Methods 0.000 claims 1
- 238000000206 photolithography Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 6
- 229910021332 silicide Inorganic materials 0.000 description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 206010010144 Completed suicide Diseases 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052976 metal sulfide Inorganic materials 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
내용 없음.
Description
제1도는 종래의 LDD구조의 반도체 소자 단면을 나타낸다.
제2도 내지 제6도는 본 발명의 방법에 의한 LDD 및 리세스드 게이트 구조를 갖는 반도체 소자의 제조방법을 공정 순서대로 도시한 단면도이다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 리세스드 게이트와 살리사이드 공정을 이용하여 전기적 특성을 향상시킨 금속사화물 반도체(MOS) 소자의 제조 방법에 관한 것이다.
반도체 장치의 고집적화로 반도체 소자의 설계 치수가 스켈링 다운(scaling down)되어 써브미크론(submicron)화 하면서 활성 영역, 게이트(gate) 및 금속 배선의 설계 선폭이 크게 축소되어 있다. 이와같이 반도체 소자의 게이트 길이가 크게 감소됨에 따라 쇼트 채널(short channel) 효과가 반도체 소자에 유발되어 전기적 불량이 발생하므로 채널의 길이를 적절하게 늘리는 방법과, 게이트 및 활성 영역의 접촉 저항 감소, 금속 배선의 저 저항화를 위하여 고 전도도의 고융점 금속(refractory metal)을 이용한 금속 배선 기술이 널리 주목 받게 되었다.
제1도에 도시한 종래의 반도체 소자를 참조하면, 통상의 제조 방법에 의해 반도체 기판(1) 상에 게이트 전극(5,6)을 패터닝(patterning)한 후, 상기 게이트 전극 패턴 (5,6)의 측벽에 스페이서(spacer;7)를 형성하고, 계속해서 살리사이드(SALICIDE; Self-Align Siliqde) 공정을 통해 게이트 전극(5,6,7) 및 소오스/드레인(source; 2/drain; 9) 영역 상단에 고융점 금속, 예컨대, 티타늄(Ti)으로 이루어진 실리사이드(silicide; 8)가 선택적으로 형성되어 있다. 여기서, 상기 통상의 실리사이드 공정을 이용하여 형성된 실리사이드 게이트 전극 및 활성 영역의 저항을 감소시킴으로써 상호 연결된 금속 배선의 선 지연(line delay)을 감소시켜 주며, 소오스/드레인영역의 저항 감소로 직렬 저항을 감소시켜 반도체 소자의 동작 특성이 우수하다. 그러나, 반도체 장치가 고집적화 됨에 따라 게이트 길이가 극소화되어서 쇼트 채널 효과가 유발되므로 활성 영역에 얕은 접합(shallow junction)이 요구된다. 또한, 실리사이드 공정에 의해 형성된 실리사이드의 표면은 요청이 심하기 때문에 상기한 얕은 접합이 적용된 반도체 장치에 적용할 경우 접합에서 누설 전류가 커지는 문제가 있다.
따라서, 본 발명에서는 MOS소자에 있어서 상기한 종래의 문제점을 해결하기 위하여 쇼트 채널 효과와 게이트 전극 및 소오스/드레인의 접촉 저항을 개선시킨 반도체 장치를 제공하는데 그 목적이 있다.
상기한 본 발명의 목적을 달성하기 위한 반도체 장치의 제조 방법은 소자 분리막이 형성되어 있는 반도체 기판상에서 제1산화막을 형성하는 공정, 제1불순물을 이온 주입하는 공정, 절연막을 침적 형성하는 공정, 게이트 전극 패턴이 형성될 부위의 상기 절연막 및 제1 산화막을 순차로 제거하고 반도체 기판을 리세스드 식각하여 홈을 형성하는 공정, 반도체 기판의 홈에 제2산화막을 형성하는 공정, 폴리실리콘을 침적하고 에치백하여 홈을 채우는 공정, 게이트 전극 패턴의 측벽에 스페이서를 형성하는 공정, 제2불순물을 이온 주입하는 공정, 고융점 금속을 침적하고 제1차 열처리하는 공정 및 미반응 고융점 금속을 제거한 다음 제2차 열처리하는 공정을 구비하여 이루어진 것을 특징으로 한다.
상기한 본 발명의 제조 방법에 의하면 반도체 기판의 평판상에 게이트 전극을 패터닝하던 종래 방법에 대신해서 게이트 전극의 일부를 반도체 기판에 함몰시킨 구조를 가져 쇼트 채널 효과를 개선시키며, 실리사이드 공정으로 실리사이드를 게이트 전극과 소오스/드레인영역 상에 형성시킴으로써 저항을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2도 내지 제6도에 본 발명의 반도체 메모리 장치의 제조 방법이 도시되어 있으며, 이를 참조하여 살펴보면 반도체 기판(11)상에 제1산화막(12)을 형성하고, 저농도 불순물을 이온 주입(15)한 다음, 절연막(13)으로 예컨대, 질화막을 침적 형성시킨다(제2도). 이어서, 게이트 전극 패턴이 형성딜 부위의 상기 절연막(13) 및 제1산화층(12)을 순차로 제거하고 반도체 기판(11)을 리세스드 식각하여 홈(16)을 형성시킨다(제3도). 그 다음, 상기 반도체 기판의 홈(16)에 게이트 산화막으로 이용되는 제2산화막(17)을 형성하고, 기판 전면에 폴리실리콘을 침적한 다음 에치백하여 홈(16)에만 폴리실리콘(18)이 채워지게 한다. 이때, 상기 폴리실리콘은 인-시츄(in-situ) 도핑(doping)방식으로 형성시킬 수도 있다(제4도). 그 다음, 상기 절연막(13)을 선택적으로 제거시킨후, 절연막을 침적한 다음 에치백하여 게이트 전극 패턴(17,18)의 측벽에 스페이서(19)를 형성시킨다(제5도). 이어서, 고농도의 불순물을 이온 주입(21)시키고, 고융점 금속으로 예컨대, 티타늄(Ti) 또는 코발트(Co)를 침적한 다음 제1차 열처리하여 실리사이드화한 다음 미반응된 고융점 금속을 제거시키고, 계속해서 제2차 열처리 공정을 수행하여 자기 정합 방식에 의한 완전한 실리사이드층(20)을 형성시킨다. 이때, 상기 고융점 금속을 침적시키기 전에 스페이서를 형성후 잔류하는 절연막을 제거하기 위하여 스퍼터(sputter) 식각 공정을 추가할 수도 있다(제6도).
상기의 본 발명에서는 게이트 전극 부위의 일부를 반도체 기판에 함몰시키는 것과 게이트 전극 및 소오스/드레인에 실리사이드 공정을 적용시키는 것을 특징으로 하고 있으며, 특히 게이트 전극 부위의 패터닝을 1회의 사진 공정과 연속적인 선택 식각 공정으로 오정렬(misalignment)없이 실시할 수 있으며, 만일 오정렬이 발생하는 경우에도 게이트 전극 부위의 홈의 형상이 불량해지지 않으므로 반도체 장치의 특성과 제조 수율 향상에 효율적이다.
따라서, 상기한 본 발명의 방법에 의하면 게이트 전극의 일부를 함몰시켜 채널 형성 부위 위쪽에 소오스/드레인을 형성시킴으로써 쇼트 채널 효과를 방지하며, 상기 함몰 게이트 전극 형성후 살리사이드 공정을 통해 게이트 전극과 소오스/드레인의 접촉 저항을 감소시키므로 반도체 장치의 특성을 향상시킬 수 있다.
Claims (8)
- 소자 분리 산화막이 형성되어 있는 반도체 기판상에 제1산화막을 형성하는 공정, 제1불순물을 이온 주입하는 공정, 절연막을 침적 형성하는 공정, 게이트 전극 패턴이 형성될 부위의 상기 절연막 및 제1산화막을 순차로 제거하고 반도체 기판을 리세스드 식각하여 홈을 형성하는 공정, 반도체 기판의 홈에 제2산화막을 형성하는 공정, 폴리실리콘을 침적하고 에치백하여 홈을 채우는 공정, 게이트 전극 패턴의 측벽에 스페이서를 형성하는 공정, 제2불순물을 이온 주입하는 공정, 고융점 금속을 침적하고 제1차 열처리하는 공정 및 미반응 고융점 금속을 제거한 다음 제2차 열처리하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제1불순물은 저농도 불순물인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 제2불순물은 고농도 불순물인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 게이트 전극 패턴이 형성될 부위의 홈은 상기 절연막, 제1산화막 및 반도체 기판을 1회의 사진 공정과 연속적인 선택 식각을 통해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 폴리실리콘은 인-시츄 도핑 방식으로 형성시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 고융점 금속 침적 전에 스퍼터 식각 공정이 더 추가되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제6항에 있어서, 상기 고융점 금속으로 티타늄, 또는 코발트의 일군에서 어느 하나가 이용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 절연막은 질화막으로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920019424A KR950005480B1 (ko) | 1992-10-22 | 1992-10-22 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920019424A KR950005480B1 (ko) | 1992-10-22 | 1992-10-22 | 반도체 장치의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940010383A KR940010383A (ko) | 1994-05-26 |
| KR950005480B1 true KR950005480B1 (ko) | 1995-05-24 |
Family
ID=19341547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920019424A KR950005480B1 (ko) | 1992-10-22 | 1992-10-22 | 반도체 장치의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950005480B1 (ko) |
-
1992
- 1992-10-22 KR KR1019920019424A patent/KR950005480B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940010383A (ko) | 1994-05-26 |
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