TWI243414B - Method of forming gate electrode in flash memory device - Google Patents

Description

1243414 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種製造快閃記憶體裝置的方法，具體而 a ’係關於一種形成閘電極於快閃記憶體裝置中之方法。 【先前技術】 在形成一典型快閃記憶體裝置之閘電極的過程中，通常 會使用一4.7E20 atoms/cc以上之摻雜型多晶矽膜，藉此形 成一浮動閘電極，該浮動閘電極具有表面電阻（Rs)和該閘 電極運作所需之適切濃度。 其間’會執行一氧化製程來處理使用具有前述濃度之該 接雜型多晶矽膜所形成的該閘電極，藉此補償由於執行一 餘刻製私來形成一閘電極圖案所造成的損失，以此方式在 該閘電極圖案之側壁處形成一側壁氧化物膜。在此情況 下，所形成之該側壁氧化物膜的厚度比所期望之氧化物膜 的厚度厚幾倍。換言之，該4.7E20 atoms/cc以上之摻雜型 多晶石夕膜會與用於形成該側壁氧化物膜的該氧化製程期間 產生之大量氧離子發生反應，因而形成一氧化物膜。基於 此原因’所形成之該側壁氧化物膜的厚度比所期望之氧化 物膜的厚度厚幾倍。 因此，由於此厚型側壁氧化物膜，假使在該浮動閘電極 底部形成一隧穿氧化物膜，就會導致形成之該隧穿氧化物 膜的邊緣厚度厚於該隧穿氧化物膜的中心厚度之問題。還 有一項問題’一形成於該浮動閘電極頂部之0N0介電膜的 氧化物膜中會發生在鄰接膜品質處形成一氧化物膜的 94373.doc 1243414 smiling狀況。 據此，問題為由於一非所要之區域及一非所要厚度之氧 化物膜，導致無法能夠確保一閘電極的關键尺寸（CD)。 【發明内容】 本發明揭示一種形成閘電極於快閃記憶體裝置中之方 法，該方法藉由均勻地控制形成於一閘電極側壁之側壁氧 化物膜的厚度，而得以確保一閘電極的關鍵尺寸（CD)。 根據本發明較佳具體實施例，本發明提供一種形成閘電 極於快閃記憶體裝置中之方法，包括下列步驟：在一半導 體基板上相繼形成一隧穿氧化物膜及一未摻雜型第一多晶 矽膜；在該未摻雜型第一多晶矽膜上形成一具有約1.0至 1.7E20 atoms/cc摻雜濃度之掺雜型第二多晶碎膜；在該摻 雜型第二多晶矽膜上相繼形成一介電膜及一第三多晶矽 膜；圖案化成形結構，藉此形成一浮動閘電極圖案、一介 電膜及一控制閘電極圖案；以及對成形結構執行一氧化製 程，藉此在該浮動閘電極圖案中及該控制閘電極圖案側壁 形成一側壁氧化物膜。 在前文中，較佳方式為，使用一矽（Si)來源氣體，藉由一 LP-CVD方法，在約480oC至550oC溫度及約0.1 Torr至3 Torr 壓力下，來形成厚度為約250至500埃的該第一多晶矽膜。 另外，較佳方式為，使用一矽（Si)來源氣體及一磷（P)來 源氣體，藉由LP-CVD方法，在480°C至550QC溫度及0_1 Torr 至3 Τοιτ壓力下，來形成厚度為約1200至2000埃的該第二多 晶矽膜。 94373.doc 1243414 車父佳方式為，該氧化製程包括：藉由一種很容易控制氧 化率之乾式氧化模式，在約750〇C至95〇cC溫度下來形成一 厚度為30至50埃之側壁氧化物膜。 較佳方式為，該方法進一步包括下列步驟··按一既定深 度來圖案化該第一多晶石夕層、該隨穿氧化物膜及該半導體 基板，藉此一渠溝，促使界定成形結構之形成該第一多晶 石夕膜的絶緣區；以及使用一氧化物膜來埋入該渠溝，藉此 形成一絕緣膜。 【實施方式】 將參考附圖來說明本發明的較佳具體實施例。僅基於讓 熱4此項技術者瞭解本發明之目的來提供這些具體實施 例，請注意，熟習此項技術者可用各種方式來修改所說明 的具體實施例，並且本發明之範疇不限定於本文所說明的 具fa貫施例。另外，在圖式中，基於便於解說且清楚明白 考量而誇大各層的厚度及大小。會使用相似的參考數字標 示相同或相似的零件。同時，假使描述某一層膜位於其他

在該層膜與該其他層膜或該半導體基板之間。 圖1及圖2顯7F用於解說根據本發明較佳具體實施例之形

體基板10已被劃分成一 PMOS區及 I矽膜14。此時，該半導 一 NMOS區。另夕卜，已對 94373.doc 1243414 忒半導體基板10實施一用於形成一井區的離子植入製程以 及一用於控制臨限電壓的離子植入製程。 以濕式或乾式氧化模式，在約750。(::至800。(::溫度下來形 成該隧穿氧化物膜12。之後，在N2氣體環境下以850。^至 900CC溫度退火處理該隧穿氧化物膜12長達2〇至3〇分鐘。 藉由一低壓化學氣體沉積（下文中稱為LP-CVD)方法，在 約480。(：至550〇C溫度及約ο」丁〇汀至3 T〇rr壓力下，來形成 厚度為約250至500埃之用於浮動閘電極的該第一多晶矽膜 14。在此情況下，較佳方式為，使用一具有低抗氧化屬性 之未摻雉型非晶系多晶矽膜來形成該第一多晶矽膜14。 在孩第一多晶矽膜14上形成一襯墊氮化物膜（圖中未描 繪）後，形成一光阻圖案（圖中未描繪）。接著，使用該光阻 圖案當做一蝕刻光罩，蝕刻該襯墊氮化物膜（圖中未描繪）、 孩第一第一多晶矽膜14、該隧穿氧化物膜12及該半導體基 板10,以此方式形成一界定一絕緣膜的渠溝（圖中未描繪 沉積一具有良好間隙填補（gap fill)屬性之高密度電漿（HDP) 氧化物膜以填滿該渠溝（圖中未描緣）之後，執行如化學機械 研磨法（CMP)製程等拋光製程，直到曝露該襯墊氮化物膜 (圖中未描繪），藉此形成該絕緣膜（圖中未描繪接著，藉 由蝕刻製程以去除該襯墊氮化物膜（圖中未描繪）。 曰 之後在成形結構上相繼形成一用於浮動閘電極之第二 多晶矽膜16、一介電膜18、一用於控制間電極之第三多晶 石夕膜20以及一金屬氮化物膜22。 在前文中’藉由相同於該第一多晶矽膜的製程，形成厚 94373.doc 1243414 度為約1200至2000埃的該用於浮動閘電極之第二多晶矽膜 16。在此情況下，較佳方式為，使用一具有約1.0至1.7E20 atoms/cc摻雜濃度之摻雜型多晶石夕膜來形成該第二多晶石夕 膜16。 較佳方式為，形成之該介電膜18為ΟΝΟ結構，即，相繼 疊層一第一氧化物膜、一氮化物膜及一第二氧化物膜的結 構。此時，可藉由LP-CVD方法，在約700QC至850 °C溫度 及約0.1 Τοιτ至3 Torr壓力下，來形成厚度為約35至60埃的 該第一多晶矽膜及該第二多晶矽膜。再者，使用SiH2Cl2(二 氯矽烷·· DCS)及N20氣體當做一來源氣體，使用高溫氧化 物（high temperature oxide ; HTO)膜來形成該第一多晶石夕膜 及該第二多晶矽膜。使用NH3及SiH2Cl2等氣體當做一反應 氣體，藉由LP-CVD方法，在約600°C至750°C溫度及約0.1 Torr至3 Torr壓力下，來形成厚度為約50至65埃的該氮化物 膜。之後，在完成形成該介電層18之後，可在約750°C至 80(TC溫度下執行一溼式氧化模式之蒸汽退火製程，藉此改 良各該介電層1 8的屬性並且加強各膜層品質之間的邊界。 較佳方式為，在無時間延遲情況下自沉積該介電膜1 8開始 執行該蒸汽退火製程，促使不會發生因天然產氧化物膜及 雜質導致的致污物。 使用一如SiH4或SiH6等之矽（Si)來源氣體及一 PH3來源氣 體，藉由LP-CVD方法，在約500°C至550°C溫度及約0.1 Ton· 至3 Torr壓力下，來形成用於一控制閘電極的該第三多晶矽 膜20。較佳方式為，形成之該第二多晶矽層20的厚度為約 94373.doc -10- 1243414 700土 1500%。可使用摻雜濃度相同於用於一浮動閘電極之 該第二多晶石夕膜16的摻雜濃度（即，約1〇至17]£2〇&沁1^/(^ 掺4 ;辰度）’使用一非晶系多晶矽膜來形成該第三多晶矽膜 20 〇 藉由SiKU (單甲矽烷；MS)或SiH2Cl2 (二氯矽烷：DCS)與 WF6之反應’使用矽化鎢膜來形成厚度為約1〇⑽埃至12〇〇 埃的該金屬矽化物膜22。該金屬矽化物膜22的化學計量被 控制為2.0至2.8以便最小化膜品質之薄片電阻，同時以3〇〇 至500°C溫度來實施一極佳的階梯覆蓋度。 請參考圖2,在成形表面之一既定區域中形成一用於一硬 光罩的氮化物膜24之後，使用該氮化物膜24當做一蝕刻光 罩來執行一蝕刻製程，藉此形成一閘電極圖案（G p)。 接著’藉由一氧化製程，在成形結構上形成一側壁氧化 物膜26。在執行該氧化製程之後，先使用標準清潔溶液 -1(SC-1 :按既定比率混合之nh4〇h、h2〇2和h2〇混合溶液） 來執行一預處理清潔製程。形成該側壁氧化物膜26之作用 為’補償在用於形成該閘電極圖案的蝕刻製程過程中 發生的側壁蝕刻損壞。此時，藉由一種很容易控制氧化率 之乾式氧化模式，在約75〇cC至95〇〇C溫度下來形成一厚度 為約3 0至5 0埃之該側壁氧化物膜丨8。此時，氧體之流速可 能為1至10 slrn。 其間’假使一浮動閘電極係由一具有高摻雜濃度之第二 多晶石夕膜與一未摻雜型第一多晶矽膜所形成，則該第一多 晶石夕膜及該第二多晶矽膜等的摻雜分布會因製程期間施加 94373.doc -11 - 1243414 的熱而改變。此時，該第二多晶矽的膜的摻雜濃度以及位 於該第一多晶矽膜與該第二多晶矽膜之界面處的摻雜濃度 也會改變。這兩項摻雜濃度之間的差異愈大，則當形成一 後續氧化物膜時，該多晶矽膜愈容易氧化。基於此原因， 無法控制在該閘電極圖案側壁處形成之該側壁氧化物膜的 厚度。 為了證實解說之内容，圖3所示之圖表呈現出：在先前技 術中第一多晶矽膜與第二多晶矽膜的摻雜分布，用以指示 一具有約4.7E20 atoms/cc掺雜濃度之第二多晶石夕膜及一未 摻雜型第一多晶矽膜的結果，在先前技術中的製程期間施 行退火製程後該等多晶矽膜會變形；以及根據本發明之第 一多晶矽膜與第二多晶矽膜的摻雜分布，用以指示一具有 約 1.0至 1.7E20 atoms/cc (即，1.2E20 atoms/cc)摻雜濃度之 第二多晶矽膜及一未摻雜型第一多晶矽膜的結果，該等多 晶矽膜係在根據本發明的製程期間施行退火製程後形成的 多晶矽膜。 在相關技術中，假使形成一具有高摻雜濃度（即，約 4·7Ε20 atoms/cc)之第二多晶矽膜，則濃度會有如圖3中na" 所示之差異。假使形成一具有低摻雜濃度（即，約1.0至 1.7E20 atoms/cc)之第二多晶矽膜，則濃度會有如圖3中”bn 所示之差異。從前文可得知，在先前技術中之該第二多晶 矽的膜的摻雜濃度與位於該第一多晶矽膜和該第二多晶矽 膜之界面處的摻雜濃度之間的差異，大於根據本發明之該 第二多晶矽的膜的摻雜濃度與位於該第一多晶矽膜和該第 94373.doc -12- 1243414 二多晶矽膜之界面處的摻雜濃度之間的差異。 因此，由於該第二多晶矽的膜的摻雜濃度、位於該第一 多晶矽膜與第二多晶矽膜之界面處的摻雜濃度等等相對變 得非常小，所以在用於形成一氧化物膜的後續製程過程 中，該多晶矽膜較不容易氧化。因此，能夠控制在該閘電 極圖案側壁處形成之該側壁氧化物膜的厚度。 另外，圖4所示之圖表呈現出：第一多晶矽膜與第二多晶 矽膜的摻雜分布，用以指示一具有約1.0至1.7E20 atoms/cc (即，1.2E20 atoms/cc)摻雜濃度之第二多晶石夕膜及一未掺雜 型第一多晶矽膜的結果，在製程期間施行退火製程後該等 多晶矽膜會變形；以及根據本發明之第一多晶矽膜與第二 多晶矽膜的摻雜分布，用以指示一具有約0.35至0.70 atoms/cc掺雜濃度之第二多晶石夕膜及一未摻雜型第一多晶 矽膜的結果，根據本發明的製程期間施行退火製程後會該 等多晶矽膜會變形。 請參考圖4，由於相對於具有約1.2E atoms/cc掺雜濃度之 第二多晶矽膜的摻雜分布，具有約0.3 5至0.70 atoms/cc摻雜 濃度之第二多晶矽膜的摻雜分布不均勻，所以該第二多晶 矽的膜的摻雜濃度與位於該第一多晶矽膜和該第二多晶矽 膜之界面處的摻雜濃度之間的差異極為顯著。據此，在用 於形成一氧化物膜的後續製程過程中，該多晶矽膜較更容 易氧化，並且會在閘極中形成一空乏區。因此，無法控制 在該閘電極圖案側壁處形成之該側壁氧化物膜的厚度，造 成該隧穿氧化物膜的有效厚度增加，進而導致高度臨限電 94373.doc -13- 1243414 壓變化。基於此原因，根據本發明，較佳方式為，一第二 夕日日矽膜一具有約1.2E atoms/cc摻雜濃度。 根據本發明，藉由使用一具有約1〇至l 7E2〇 at〇ms/c_ 旅敬度<第二多晶碎膜，就可以均勻地控制在一閉電極側 壁處形成之-側壁氧化物膜的厚度。另外，由於該側壁氧 化，膜的厚度受到控制，所以一_介電膜之一氧化物膜 Z厚度及-隨穿氧化物膜的厚度可維持完好無損，而得以 不止0N0介電膜與該隧穿氧化物膜的⑽出叫現象。妹果， 由於能夠有效防止該0N0介電膜的厚度增加，所以㈣很 ^易確保一浮動閘電極的輕合比率限度，並且可增加晶格 刼作持性，同時加強該浮動閘電極之絕緣。 _因此’藉此均勻控制該側壁氧化物膜的厚度，就可以確 保該閘電極的關鍵尺寸（CD)。 根據如上文所述之本發明，藉由使用一具有約1〇至 1.7E20 atoms/cc摻雜濃度之第二多晶矽膜，就可以均勻地 控制在—閘電極側壁處形成之一側壁氧化物膜的厚度。因 此’本發明具有能夠確保一閘電極的關鍵尺寸㈣的效應。 輕本發明已參考其目前較佳具體實施例進行說明，熟 知技藝人士應知道可進行各種變更及修改，而不會脫離本 發明及隨附申請專利範圍的精神與範_。 【圖式簡單說明】 圖1及圖2顯示用於解說根據本發明較佳具體實施例之形 成閘電極於快閃記憶體裝置中之方法的斷面圖； 圖3所示之圖表呈現出，在相關技術中一具有既定捧雜濃 94373.doc -14- 1243414 度之第二多晶矽膜及一第一多晶矽膜的摻雜分布，以及根 據本發明之一具有既定掺雜濃度之第二多晶矽膜及一第一 多晶矽膜的摻雜分布；以及 圖4所示之圖表呈現出，根據本發明，一具有第一既定摻 雜濃度之第二多晶矽膜及一第一多晶矽膜的摻雜分布，以 及一具有第二既定摻雜濃度之第二多晶矽膜及一第一多晶 矽膜的摻雜分布，該第二既定摻雜濃度低於該第一既定摻 雜濃度。 【主要元件符號說明】 22 金屬矽化物膜 24 氮化物膜 26 側壁氧化物膜 94373.doc -15-

Claims (1)

1243414 十、申請專利範圍： 1. 一種形成閘電極於快閃記憶體裝置中之方法，包括下列 步驟： 在一半導體基板上相繼形成一隧穿氧化物膜及一未摻 雜型第一多晶矽膜； 在該未摻雜型第一多晶矽膜上形成一具有約ι·ο至 1 ·7Ε20 atoms/cc掺雜濃度之掺雜型第二多晶矽膜； 在孩摻雜型第二多晶矽膜上相繼形成一介電膜及一第 三多晶矽膜； 圖案化成形結構，藉此形成一浮動閘電極圖案、一介 電膜及一控制閘電極圖案；以及 對成形結構執行一氧化製程，藉此在該浮動閘電極圖 案中及該控制閘電極圖案侧壁形成一侧壁氧化物膜。 2·如申請專利範圍第丨項之方法，其中使用一矽（si)來源氣 把’藉由一LP-CVD方法，在約48〇〇C至550°C溫度及約0.1 Τοιτ至3 Torr壓力下，來形成厚度為約25〇至5〇〇埃的該第 一多晶碎膜。 3·=申請專利範圍第丨項之方法，其中使用一矽（si)來源氣 月豆及一磷（P)來源氣體，藉*Lp_CVD方法，在48〇。。至 5 50 C溫度及〇·ι 丁0〇*至3 τ〇ΓΓ壓力下，來形成厚度為約 1200至2000埃的該第二多晶矽膜。 4 ·如申π專利範圍第1項之方法，其中該氧化製程包括：藉 由一種很客易控制氧化率之乾式氧化模式，在約75〇。〇至 950 Cm度下來形成一厚度為3〇至5〇埃之側壁氧化物膜。 94373.doc 1243414 5·如申請專利範圍第Θ之方法，其中形成該第二多晶㈣ 的步驟之前，進-步包括下列步驟·· 按一既定深度來圖案化該第一多晶矽層、該隧穿氧化 物膜及孫半導體基板，藉此一渠溝，促使界定成形結構 之形成該第一多晶矽膜的絕緣區；以及 使用一氧化物膜來埋入該渠溝，藉此形成一絕緣膜。 94373.doc