KR20060011390A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 실리콘기판 내부에 잔류하는 산소에 의해 유도된 결함으로 초래되는 누설전류 증가를 방지할 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 실리콘기판 상에 증착 공정(LPCVD)을 통해 패드산화막을 형성하는 단계, 상기 패드산화막 상에 패드질화막을 형성하는 단계, 상기 패드질화막과 패드산화막을 선택적으로 패터닝하는 단계, 상기 패드질화막을 하드마스크로 상기 실리콘기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치 내부를 채우는 갭필절연막을 형성하는 단계, 상기 패드질화막과 상기 패드산화막을 선택적으로 제거하는 단계, 상기 패드산화막 제거후 노출된 실리콘기판 상에 증착 공정(LPCVD)을 통해 스크린산화막을 형성하는 단계, 및 상기 스크린산화막을 남겨둔 상태에서 이온주입을 진행하는 단계를 포함한다.
산소, 결함, 산화공정, 증착공정, 접합누설, 리프레시

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 산소에 유도된 결함을 나타낸 도면,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 패드산화막
23 : 패드질화막 24 : 트렌치
25 : 측벽산화막 26 : 라이너질화막
27 : 라이너산화막 28 : 갭필절연막
29 : 스크린산화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 리프레시 특성을 향상시키 도록 한 반도체소자의 제조 방법에 관한 것이다.
DRAM 소자에서 디자인룰이 감소되면서 셀트랜지스터(Cell transisitor)의 문턱전압(Threshold voltage; VT)을 일정하게 유지할 필요가 있다. 이와 같이 문턱전압을 일정하게 유지하는 이유는, 리프레시(Refresh)가 매우 중요한 DRAM 소자에서 게이트길이(Gate length) 감소에 따른 오프누설(Off-state leakage) 증가를 억제시키기 위한 것이다. 여기서, 오프누설이라 함은 셀이 동작하지 않는 상태(대기 상태)에서도 전류가 흐르는 현상을 일컫는 것으로, 오프누설이 증가하면 리프레시 특성이 나빠진다.
그러나, 최근에 고집적화에 따라 게이트산화막 두께가 얇아지고 게이트길이가 감소하여 문턱전압을 일정하게 유지하는 것이 어렵다.
이를 해결하기 위해 채널 내의 도펀트 농도를 국부적으로 증가시켜 주므로써 게이트산화막 두께가 얇아지고 게이트길이가 감소하더라도 셀트랜지스터의 문턱전압을 일정하게 유지하였다.
그러나, 제조 공정 중에 실리콘 기판 내부에 존재하는 것으로 알려진 다수의 결함에 의해 캐패시터가 연결되는 스토리지노드콘택플러그쪽에서의 접합 대 채널간(Junction to channel) 공핍층(Depletion layer) 내에서 전기장(Electric field)의 크기를 증가시키기 때문에 접합누설 및 DIDL(Drain Induced Drain Leakage current)을 증가시키게 된다.
따라서, 이러한 누설전류를 방지하기 위해서는 접합 대 채널간에 생성되는 공핍층 내로 유입되는 결함(defect)을 감소시켜야만 한다. 공핍층 내의 결함 중에서 가장 나쁜 것으로 알려진 것은 산소에 의해 유도된 결함(Oxygen-induced defect)이다.
일반적으로 산소에 의해 유도된 결함은, 실리콘기판의 표면이 노출된 상태에서 진행하는 공정, 예를 들면, 소자분리공정시의 패드산화막 공정, 문턱전압 조절을 위한 스크린산화막 공정에 의해 주로 발생하는 것으로 알려져 있다.
이러한 패드산화막 공정은 900℃의 고온에서 산소 가스를 유입시키면서 산화막을 형성하며, 이온주입시 실리콘기판 표면이 손상되는 것을 방지하기 위해 도입하는 스크린산화막 공정은 1000℃의 고온에서 산소가스를 유입시키면서 산화막을 형성한다. 즉, 유입된 산소와 실리콘기판의 실리콘이 반응하여 산화막을 형성시킨다.
위와 같은 산화막 형성 동안에 산소가 실리콘기판의 내부로 다량 유입되고, 산화막 형성시에 참여하지 않고 잔류하는 산소는 실리콘기판 내부에 결함으로 존재하게 된다.
도 1은 종래기술에 따른 산소에 유도된 결함을 나타낸 도면이다.
도 1을 참조하면, 실리콘기판(11)이 노출된 상태에서 산소(O2) 가스를 유입시키면서 산화막(12)을 형성할 때, 실리콘기판 내부에 다량의 산소(Oxygen, O)가 유입되어 결함으로 잔류하고 있음을 알 수 있다. 그리고, 위와 같이, 실리콘기판 내부에 다량의 산소가 유입되면, 산소가 실리콘원자의 어느 한 자리에 결합하는 산 소-베이컨시 콤플렉스(Oxygen-vacancy complex)를 형성시킨다.
이와 같이, 실리콘기판 내부에 잔류하는 산소가 후속 이온주입(문턱전압 조절을 위한 이온주입 및 접합을 형성하기 위한 이온주입)을 하는 경우, 접합 대 채널간에 생성되는 공핍층 내로 유입되어 누설전류를 증가시키고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 실리콘기판 내부에 잔류하는 산소에 의해 유도된 결함으로 초래되는 누설전류 증가를 방지할 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 실리콘기판 상에 증착 공정을 통해 패드산화막을 형성하는 단계, 상기 패드산화막 상에 패드질화막을 형성하는 단계, 상기 패드질화막과 패드산화막을 선택적으로 패터닝하는 단계, 상기 패드질화막을 하드마스크로 상기 실리콘기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치 내부를 채우는 갭필절연막을 형성하는 단계, 상기 패드질화막과 상기 패드산화막을 선택적으로 제거하는 단계, 상기 패드산화막 제거후 노출된 실리콘기판 상에 증착 공정을 통해 스크린산화막을 형성하는 단계, 및 상기 스크린산화막을 남겨둔 상태에서 이온주입을 진행하는 단계를 포함하는 것을 특징으로 하고, 상기 패드산화막을 형성하는 단계와 상기 스크린산화막을 형성하는 단계 는 저압화학기상증착 방식으로 진행하는 것을 특징으로 하며, 상기 저압화학기상증착방식은 500℃∼800℃의 온도에서 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 실리콘기판(21) 상에 패드산화막(22)을 형성한다. 이때, 패드산화막(22)은 900℃ 이상의 고온에서 산화공정을 통해 형성하는 것이 아니라, 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD)과 같은 증착공정을 이용하여 형성한다.
예를 들면, 패드산화막(22) 공정은, 500℃∼800℃의 온도에서 SiH4와 N2O를 소스가스로 이용하여 SiO2를 증착하여 이루어지며, 이때, 패드산화막(22)은 50Å∼150Å 두께로 증착한다.
위와 같이, 증착공정을 통해 패드산화막(22)을 형성하는 경우는, 소스가스인 SiH4와 N2O가 분해 및 반응을 통해 실리콘기판(21) 표면 상에 SiO2를 증착하는 것이므로, 근본적으로 실리콘기판(21) 내부로 유입되는 산소가 없다.
한편, 실리콘기판(21) 내부로 유입되는 산소가 존재한다고 할지라도 증착공정의 공정온도가 800℃ 이하로 낮기 때문에 산소의 확산을 억제하여 실리콘기판 (21) 내부에 산소에 의해 유도되는 결함을 최소화시킬 수 있다.
도 2b에 도시된 바와 같이, 패드산화막(22) 상에 패드질화막(23)을 형성한다. 이때, 패드질화막(23)은 600Å∼1000Å 두께로 형성한다.
다음으로, 실리콘 기판(21)의 소자분리예정영역이 노출되도록 패드질화막(23) 및 패드산화막(22)을 공지의 포토리소그라피 공정을 이용하여 식각하여, 패드패턴을 형성한다.
다음으로, 패드질화막(23)을 하드마스크로 이용하여, 실리콘 기판(21)을 1000Å∼1500Å의 깊이로 식각하여 트렌치(24)를 형성한다. 이때, 트렌치(24)는 STI 구조를 형성하기 위한 얕은 트렌치이다.
도 2c에 도시된 바와 같이, 트렌치(24) 표면에 발생된 격자 결함 및 데미지를 치유하도록 트렌치(24)의 표면에 측벽산화막(25)을 형성하고, 측벽산화막(25)이 형성된 반도체 기판(21) 상부에 화학기상증착법(CVD)을 이용하여 라이너질화막(Liner oxide, 26)을 형성한다.
다음으로, 라이너질화막(26) 상에 라이너산화막(Liner oxide, 27)을 형성한다. 이때, 라이너산화막(27)은 후속 갭필절연막을 형성하기 위한 고밀도플라즈마 증착 공정시 라이너질화막(26)이 산화되는 것을 방지하기 위한 것으로, 화학기상증착(CVD) 방식을 이용하여 50Å∼100Å의 두께로 형성한다
다음으로, 라이너산화막(27) 상에 트렌치(24)를 충분히 갭필할 때까지, 예컨대, 6000Å∼10000Å의 두께로 갭필절연막(28)을 형성한다. 이때, 갭필절연막(28)은 실리콘소스와 산소가스를 이용한 고밀도플라즈마 방식을 이용하여 증착한다.
위와 같은 갭필절연막(28) 증착시 산소가 실리콘기판 쪽으로 침투할 수 있으나, 이때 라이너산화막(27), 라이너질화막(26), 패드질화막(23) 및 패드산화막(22)의 적층구조가 실리콘기판(21)을 덮고 있기 때문에 산소 침투가 방지된다.
도 2d에 도시된 바와 같이, 패드질화막(23)을 연마정지막으로 이용한 CMP(Chemical Mechanical Polishing) 공정을 진행하여 갭필절연막(28)을 평탄화시킨다. 이때, 패드질화막(23) 상부에 형성되어 있던 라이너산화막(27), 라이너질화막(26)도 연마가 되어 패드질화막(23) 표면이 노출되며, 또한 CMP 공정후에 패드질화막(23)이 일부가 연마되어 얇은 두께(450Å∼550Å)의 패드질화막(23)이 잔류한다.
다음으로, 패드질화막(23)을 스트립하기 위해 인산용액(H3PO4)을 이용한 세정공정을 진행하고, 패드산화막(22)을 스트립하기 위해 불산(HF) 용액을 이용한 세정 공정을 진행한다.
도 2e에 도시된 바와 같이, 패드산화막(22) 제거후에 노출된 실리콘기판(21) 표면 상에 후속 이온주입시 사용할 스크린산화막(29)을 형성한다. 이때, 스크린산화막(29)은 900℃ 이상의 고온에서 산화공정을 통해 형성하는 것이 아니라, 저압화학기상증착(LPCVD)과 같은 증착공정을 이용하여 형성한다.
예를 들면, 스크린산화막(29) 공정은, 500℃∼800℃의 온도에서 SiH4와 N2O를 소스가스로 이용하여 SiO2를 증착하여 이루어지며, 이때, 스크린산화막(29)은 50Å∼100Å 두께로 증착한다.
위와 같이, 증착공정을 통해 스크린산화막(29)을 형성하는 경우는, 소스가스인 SiH4와 N2O가 분해 및 반응을 통해 실리콘기판(21) 표면 상에 SiO2를 증착하는 것이므로, 근본적으로 실리콘기판(21) 내부로 유입되는 산소가 없다.
한편, 실리콘기판(21) 내부로 유입되는 산소가 존재한다고 할지라도 증착공정의 공정온도가 800℃ 이하로 낮기 때문에 산소의 확산을 억제하여 실리콘기판(21) 내부에 산소에 의해 유도되는 결함을 최소화시킬 수 있다.
다음으로, 문턱전압 조절을 위한 이온주입, 웰 형성을 위한 이온주입 등의 이온주입 공정을 진행한다.
상술한 실시예에 따르면, 패드산화막(22) 공정시에 저온에서 저압화학기상증착방식으로 진행하여 실리콘기판(21) 내부에 유입되는 산소를 1차적으로 차단하여 산소에 의해 유도되는 결함을 방지하고, 후속 스크린산화막(29) 공정시에도 저온에서 저압화학기상증착방식으로 진행하여 실리콘기판(21) 내부에 유입되는 산소를 2차적으로 차단하여 산소에 의해 유도되는 결함을 더욱 방지한다.
위와 같이, 본 발명은 반도체 소자 제조 공정중에서 실리콘기판과 SiO2간의 계면이 중요하지 않는 패드산화막 공정 및 스크린산화막 공정시, 고온에서 산화공정을 진행하는 것이 아니라, 산화공정에 비해 상대적으로 낮은 온도에서 저압화학기상즈착공정을 진행하므로써 실리콘기판 내에 산소가 유입되는 것을 차단한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 패드산화막과 스크린산화막을 저온 증착공정을 통해 형성하여 실리콘기판으로 유입되는 산소를 차단하므로써 접합누설을 감소시켜 리프레시 특성을 향상시킬 수 있는 효과가 있다.

Claims (9)

  1. 실리콘기판 상에 증착 공정을 통해 패드산화막을 형성하는 단계;
    상기 패드산화막 상에 패드질화막을 형성하는 단계;
    상기 패드질화막과 패드산화막을 선택적으로 패터닝하는 단계;
    상기 패드질화막을 하드마스크로 상기 실리콘기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내부를 채우는 갭필절연막을 형성하는 단계;
    상기 패드질화막과 상기 패드산화막을 선택적으로 제거하는 단계;
    상기 패드산화막 제거후 노출된 실리콘기판 상에 증착 공정을 통해 스크린산화막을 형성하는 단계; 및
    상기 스크린산화막을 남겨둔 상태에서 이온주입을 진행하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 패드산화막을 형성하는 단계는,
    저압화학기상증착 방식으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 저압화학기상증착방식을 이용한 패드산화막의 증착은,
    500℃∼800℃의 온도에서 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제3항에 있어서,
    상기 패드산화막은, SiH4와 N2O를 소스가스로 이용하여 50Å∼150Å 두께로 증착하는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제1항에 있어서,
    상기 스크린산화막을 형성하는 단계는,
    저압화학기상증착 방식으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 제5항에 있어서,
    상기 저압화학기상증착방식을 이용한 스크린산화막의 증착은,
    500℃∼800℃의 온도에서 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 제6항에 있어서,
    상기 스크린산화막은, SiH4와 N2O를 소스가스로 이용하여 50Å∼100Å 두께로 증착하는 것을 특징으로 하는 반도체소자의 제조 방법.
  8. 제1항에 있어서,
    상기 패드산화막을 형성하는 단계와 상기 스크린산화막을 형성하는 단계는,
    저압화학기상증착 방식으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제8항에 있어서,
    상기 저압화학기상증착방식은 500℃∼800℃의 온도에서 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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