CN102097384A - 存储器件制造方法 - Google Patents
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Abstract
本发明提供了一种存储器件制造方法包括：提供至少一个存储单元，包括衬底，衬底中具有第一扩散区和第二扩散区；所述第一扩散区和所述第二扩散区之间具有栅极结构，在所述存储单元上形成覆盖第一扩散区、第二扩散区和栅极结构的导电层，所述第一扩散区和第二扩散区上的导电层高度高于栅极结构的高度；在存储单元边缘的导电层上形成台阶层；在所述导电层上形成平坦化层；对所述平坦化层和所述导电层刻蚀；继续对导电层刻蚀。本发明减少了存储器件的字线凹陷的问题。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种存储器件制造方法。
背景技术
非易失性存储器件是断电时仍然保持所存储的数据的储存器件。典型地，非易失性存储器件用在电能并非总可用、频繁断电和/或需要更低功耗的多种产品和装置中，例如移动电信装置、存储卡、智能卡和其他装置和应用。通常，非易失性存储器件包括，例如EPROM(可擦除可写入只读存储器)器件、EEPROM(电可擦除可写入只读存储器)器件、SRAM和闪速存储器。更具体地说，一种类型的非易失性存储器被称为分裂栅极、浮置栅极、EEPROM储存器件。由于此类储存器件具有低成本，因此一般在系统可再写入和高可靠性非易失性存储器解决方案中将这些分裂栅极晶体管储存器件用在多种应用中，尤其是嵌入式系统中。
例如在申请号为“200610067866.x”的中国专利文献中提供了这样一种分裂栅极储存器件。图1为一种现有的分裂栅极存储器件的截面图。具体而言，图1描绘了形成于P型衬底层11上的一对分裂栅极存储单元M1和M2。在衬底11中形成多个n型扩散区12和13。扩散区12是由单元M1和M2共享的公共漏极区12，扩散区13是源极区。存储单元M1和M2相对于公共漏极区12具有镜像结构。具体而言，每个单元M1，M2包括公共漏极区12和源极区13之间的沟道区14、浮置栅极15、控制栅极16、栅极绝缘层17、形成于浮置栅极15上的隧道绝缘层19。栅极绝缘层17形成于衬底11上方以使浮置栅极15和控制栅极16与衬底11绝缘。隧道绝缘层19设置于浮置栅极15和控制栅极16之间。在一种常规设计中，每个控制栅极16都是与图纸的平面正交延伸的方向连接到每个存储单元。在源极区和漏极区上具有绝缘层，公共源极线22(即擦除线)沿着与控制栅极16相同的方向延伸，连接到每个存储单元的公共漏极区12对应位置的绝缘层上。公共字线(WL)23沿着与控制栅极16相同的方向延伸，连接到每个存储单元的公共源极区13对应位置的绝缘层上。所述在进行编程的时候，将字线和控制栅极加电压，使得从源极到控制栅极下的衬底中形成导电沟道，然后给源极和漏极之间(即位线BL)加电压，使得电子被捕获到浮置栅极中。擦除的时候，将擦除线和控制栅极加电压，使得从漏极到控制栅极下的衬底中形成导电沟道，然后给源极和漏极之间(即位线BL)加电压，使得浮置栅极中的电子通过漏极释放。
但是现有的存储器件中的存储单元之间的WL23宽度较大，从而使得在形成WL的过程中，利用化学机械研磨的方法进行平坦化的过程中，容易造成WL的中间出现凹陷25，从而使得研磨液在该凹陷25中残留，对后续器件的性能造成不良影响。
发明内容
本发明解决的技术问题是，减少存储器件的字线凹陷的问题。
为了解决上述问题，本发明提供了一种存储器件制造方法，包括步骤：提供至少一个存储单元，其包括衬底，衬底中具有第一扩散区和第二扩散区；所述第一扩散区和所述第二扩散区之间具有栅极结构，所述栅极结构包括从衬底依次层叠排列的栅氧层、浮置栅极、介质层及控制栅极；在所述存储单元上形成覆盖第一扩散区、第二扩散区和栅极结构的导电层，所述第一扩散区和第二扩散区上的导电层高度高于栅极结构的高度；在存储单元边缘的导电层上形成台阶层，所述台阶层位于栅极结构外侧，且距离边缘的栅极结构预定尺寸；在所述导电层上形成平坦化层；对所述平坦化层和所述导电层刻蚀，直到所述导电层和平坦化层的表面为平坦表面，所述刻蚀对平坦化层的刻蚀速率小于对导电层的刻蚀速率；继续对导电层刻蚀，使得所述导电层表面低于栅极结构表面，所述第一扩散区上的导电层作为擦除线，所述第二扩散区上的导电层作为字线。
可选的，所述平坦化层为抗反射层。
可选的，所述导电层为多晶硅层。
可选的，所述台阶层的材料为光刻胶。
可选的，所述台阶层的材料为氧化物或氮化物。
可选的，所述预定尺寸大于或等于所述存储单元的栅极结构之间的距离。
可选的，所述形成平坦化层步骤之后，对所述平坦化层和所述导电层刻蚀步骤之前，还进一步包括：形成覆盖台阶层上对应的平坦化层的光掩膜图形。
可选的，对所述平坦化层和所述导电层刻蚀之后，继续对导电层刻蚀之前还进一步包括：去除光掩膜层、所述光掩膜层下的平坦化层，及所述平坦化层下的台阶层。
可选的，在形成导电层步骤之前还进一步包括：在栅极结构上形成硬掩膜层。
可选的，所述平坦化层的厚度为在第一扩散区和第二扩散区上为1000埃～1800埃，在栅极结构上为200埃～400埃。
与现有技术相比，本发明主要具有以下优点：
本发明通过在在所述导电层上形成平坦化层，在存储单元边缘的栅极结构外侧，距离边缘的栅极结构预定尺寸位置的导电层上形成台阶层；并且利用对平坦化层的刻蚀速率小于对导电层的刻蚀速率的刻蚀步骤对所述平坦化层和所述导电层进行平坦化，然后继续对导电层刻蚀，使得所述导电层表面低于栅极结构表面，所述第一扩散区上的导电层形成擦除线，所述第二扩散区上的导电层形成字线。从而减小了存储器件的字线凹陷的问题。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1为现有的一种存储器件的剖面示意图；
图2为本发明的存储器件制造方法的流程示意图；
图3至图7为本发明的存储器件制造方法示意图。
具体实施方式
但是现有的存储器件中的存储单元之间的WL宽度较大，从而使得在形成WL的过程中，利用化学机械研磨的方法进行平坦化的过程中，容易造成WL的中间出现凹陷，从而使得研磨液在该凹陷中残留，对后续器件的性能造成不良影响。本发明通过在在所述导电层上形成平坦化层，在存储单元边缘的栅极结构外侧，距离边缘的栅极结构预定尺寸位置的导电层上形成台阶层；并且利用对平坦化层的刻蚀速率小于对导电层的刻蚀速率的刻蚀步骤对所述平坦化层和所述导电层进行平坦化，然后继续对导电层刻蚀，使得所述导电层表面低于栅极结构表面，所述第一扩散区上的导电层形成擦除线，所述第二扩散区上的导电层形成字线。从而减小了存储器件的字线凹陷的问题。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图2为本发明的存储器件制造方法流程图，图3至图7为本发明的存储器件制造方法的示意图。其中图3为俯视示意图，图4为图3沿A-A’方向的剖面示意图。其中图5为俯视示意图，图6为图5沿A-A’方向的剖面示意图。其中图7为俯视示意图，图8为图7沿A-A’方向的剖面示意图。
参考图2至图7对本发明的存储器件制造方法进行说明，该方法包括如下步骤：
步骤S10，提供至少一个存储单元，其包括衬底，衬底中具有第一扩散区和第二扩散区；所述第一扩散区和所述第二扩散区之间具有栅极结构，所述栅极结构包括从衬底依次层叠排列的栅氧层、浮置栅极、介质层及控制栅极。
如图3和图4所示，提供衬底110，在衬底中具有第一扩散区112，第二扩散区113。具体的所述衬底可以为单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)，还可以包括其它的材料，例如锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。该衬底110还可以具有外延层或绝缘层上硅结构；所述的衬底110还可以是其它半导体材料，这里不再一一列举。
所述第一扩散区112和第二扩散区113可以是掺杂N型杂质的半导体层或者掺杂P型杂质的半导体层。在第一扩散区112和第二扩散区113之间的衬底110上具有栅极结构201，所述栅极结构201包括衬底110依次层叠排列的栅氧层205、浮置栅极(FG)210、介质层230及控制栅极(CG)220。
所述栅氧层205可以为本领域技术人员所熟知的绝缘材料，例如二氧化硅。本实施例中栅氧层205利用热氧化生长或者淀积的方法产生。因为该栅氧层205起到电绝缘的作用，而且随着工艺尺寸的减小，需要该栅氧层205很薄，因此采用热氧化生长的方式可以获得高质量的栅氧层205。
在栅氧层205上具有浮置栅极210。浮置栅极210的材料可以为多晶硅。例如浮置栅极210可以采用化学气相淀积形成，包括常压化学气相淀积(APCVD)、低压化学气相淀积(LPCVD)、等离子体辅助化学气相淀积等。
在浮置栅极210上覆盖有控制栅极220，控制栅极220和浮置栅极210之间具有用于捕获电子的介质层230，所述介质层230可以为氧化物-氮化物-氧化物(ONO)的叠层结构，形成ONO叠层的工艺为现有技术，例如化学气相沉积法和氧化法。
还可以在控制栅极上形成硬掩膜层240，所述硬掩膜层240的材料可以为氮化硅。在控制栅图形的形成过程中需要用到硬掩膜层240做为阻挡保护层，所述硬掩膜层240的材料可以是氮化硅或者氮化硅与二氧化硅的组合层。
在本实施例中所述控制栅极和浮置栅极为多晶硅材料。所述浮置栅极210、控制栅极220及介质层230(下面简称栅极结构)的形成方法，可以为：首先在衬底110上形成第一层多晶硅层，接着在多晶硅上形成介质层，接着在介质层上形成第二层多晶硅层，接着用掩膜图案定义出要进行刻蚀的位置，沿位线方向利用等离子刻蚀方法进行刻蚀，直到露出衬底，形成栅极结构201。
栅极结构201，及位于其两侧的第一扩散区112和第二扩散区113构成一个MOS器件，存储单元可以包括多个所述MOS器件，例如阵列排列的4个、8个、16个等等，在本实施例中所述存储单元包括两个对称分布(镜像)的MOS器件对，对称分布(镜像)的MOS器件对包括第一MOS器件I和第二MOS器件II，其共用第一扩散区112。
由于上述形成的存储单元的方法及存储单元的结构为本领域技术人员所熟知的，因此为了更清楚的凸出本发明的发明点，对于上述浮置栅极210、控制栅极220及介质层230的位置和形成方法不再详述，可以理解为任何适用于存储器件的结构均可以适用于本发明。
步骤S20，在所述存储单元上形成覆盖第一扩散区、第二扩散区和栅极结构的导电层，所述第一扩散区和第二扩散区上的导电层高度高于栅极结构的高度。
参考图5，具体的在所述存储单元上形成覆盖第一扩散区112、第二扩散区113和栅极结构205的多晶硅层310，并且所述多晶硅层310将栅极结构205的间隙填充到栅极结构205的高度以上，形成多晶硅层310的工艺可以是现有技术的任何常规工艺，例如采用等离子体化学气相沉积法。
步骤S30，在存储单元边缘的导电层上形成台阶层，所述台阶层位于栅极结构外侧，且距离边缘的栅极结构预定尺寸。
具体的，继续参考图5在存储单元边缘的栅极结构外侧，距离边缘的栅极结构预定尺寸位置的导电层上形成台阶层330，例如氧化物层。所述预定尺寸大于或等于所述存储单元的栅极结构之间的距离。
由于在存储单元的边缘外侧位置具有空旷区，而在形成抗反射层的时候，抗反射材料容易向空旷区流动，从而使得在存储器件外侧位置的抗反射层较薄，在本发明中在存储单元边缘也就是空旷区形成台阶层，阻挡抗反射材料向空旷区流动，从而保证了形成的抗反射层厚度满足需要。
步骤S40，在所述导电层上形成平坦化层。
具体的，继续参考图5，在多晶硅层310上形成平坦化层320，在本实施例中，所述平坦化层320为抗反射材料(BARC)，形成平坦化层320的工艺可以是现有技术的任何常规工艺，例如旋转涂胶工艺。所述平坦化层的厚度为在第一扩散区和第二扩散区上为1000埃～1800埃，在栅极结构上为200埃～400埃。
进一步还可以包括：形成覆盖台阶层330上对应的平坦化层320的光掩膜图形340。
步骤S50，对所述平坦化层和所述导电层刻蚀，直到所述导电层和平坦化层的表面为平坦表面，所述刻蚀对平坦化层的刻蚀速率小于对导电层的刻蚀速率。
参考图6，对多晶硅层310和平坦化层320进行刻蚀，所述刻蚀可以是任何常规刻蚀技术，比如化学刻蚀技术或者等离子体刻蚀技术，在本实施例中，采用等离子体刻蚀技术，采用CF4、CHF3、CH2F2、CH3F、C4F8或者C5F8中的一种或者几种作为反应气体刻蚀BARC和多晶硅层，直到所述导电层和平坦化层的表面为平坦表面，所述刻蚀对平坦化层的刻蚀速率小于对导电层的刻蚀速率。
具体的刻蚀参数可以为：刻蚀设备的腔体压力为5毫托至15毫托，顶部射频功率为200瓦至400瓦，底部射频功率为50瓦至90瓦，CF4流量为30SCCM至60SCCM，Ar流量为50SCCM至100SCCM，O2流量为5SCCM至10SCCM。
还可以包括，去除光掩膜层、所述光掩膜层下的平坦化层，及所述平坦化层下的台阶层。
步骤S60，继续对导电层刻蚀，使得所述导电层表面低于栅极结构表面，所述第一扩散区上的导电层作为擦除线，所述第二扩散区上的导电层作为字线。
具体的，参考图7，所述刻蚀可以是任何常规刻蚀技术，比如化学刻蚀技术或者等离子体刻蚀技术，在本实施例中，采用等离子体刻蚀技术，采用CF4、CHF3、CH2F2、CH3F、C4F8或者C5F8、SF6中的一种或者几种作为反应气体。
所述第一扩散区112上的导电层形成擦除线(EG)342，所述第二扩散区113上的导电层形成字线(WL)341。
在上述实施例中，在第一扩散区和第二扩散区和导电层之间具有绝缘层，在进行编程的时候，将字线和控制栅极加电压，使得从第二扩散区到控制栅极下的衬底中形成导电沟道，然后给第一扩散区和第二扩散区之间(即位线BL)加电压，使得电子被捕获到浮置栅极中。擦除的时候，将擦除线和控制栅极加电压，使得从第一扩散区到控制栅极下的衬底中形成导电沟道，然后给第一扩散区和第二扩散区之间(即位线BL)加电压，使得浮置栅极中的电子通过第一扩散区释放。
在传统技术中，在形成字线和擦除线的时候，通常仅仅形成多晶硅层，然后采用化学机械研磨(CMP)，使多晶硅层与栅极结构齐平，但是在CMP的过程中，由于字线的宽度较大，因此容易在字线的中间形成凹陷，从而使得研磨液残留在凹陷内，这种残留会导致对后续工艺的污染，对后续形成的半导体器件性能造成不良影响。
而本发明采用在多晶硅层上形成平坦化层，例如BARC，然后采用刻蚀的方法，由于该刻蚀步骤对多晶硅的刻蚀速率大于对BARC的刻蚀速率。由于栅极结构对应的多晶硅层高度高于栅极结构间隙对应的多晶硅层，因此在刻蚀进行到栅极结构上对应的多晶硅层时，栅极间隙位置仍然对BARC刻蚀。在栅极结构上对应的多晶硅层位置，刻蚀的速率增快，而栅极间隙位置仍然对BARC刻蚀，因此刻蚀速率不变，这样在刻蚀进行到栅极结构表面时，可以使得多晶硅层的表面为平坦表面。
进一步的由于在存储单元的边缘外侧位置具有空旷区，而在形成平坦化层，例如抗反射层的时候，抗反射材料容易向空旷区流动，从而使得在存储器件外侧位置的抗反射层较薄，在本发明中在存储单元的边缘外侧位置也就是空旷区形成台阶层，阻挡抗反射材料向空旷区流动，从而保证了形成的抗反射层厚度满足需要。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种存储器件制造方法，其特征在于，包括步骤：
提供至少一个存储单元，其包括衬底，衬底中具有第一扩散区和第二扩散区；所述第一扩散区和所述第二扩散区之间具有栅极结构，所述栅极结构包括从衬底依次层叠排列的栅氧层、浮置栅极、介质层及控制栅极；
在所述存储单元上形成覆盖第一扩散区、第二扩散区和栅极结构的导电层，所述第一扩散区和第二扩散区上的导电层高度高于栅极结构的高度；
在存储单元边缘的导电层上形成台阶层，所述台阶层位于栅极结构外侧，且距离边缘的栅极结构预定尺寸；
在所述导电层上形成平坦化层；
对所述平坦化层和所述导电层刻蚀，直到所述导电层和平坦化层的表面为平坦表面，所述刻蚀对平坦化层的刻蚀速率小于对导电层的刻蚀速率；
继续对导电层刻蚀，使得所述导电层表面低于栅极结构表面，所述第一扩散区上的导电层作为擦除线，所述第二扩散区上的导电层作为字线。
2.根据权利要求1所述的存储器件制造方法，其特征在于，所述平坦化层为抗反射层。
3.根据权利要求1所述的存储器件制造方法，其特征在于，所述导电层为多晶硅层。
4.根据权利要求1所述的存储器件制造方法，其特征在于，所述台阶层的材料为光刻胶。
5.根据权利要求1所述的存储器件制造方法，其特征在于，所述台阶层的材料为氧化物或氮化物。
6.根据权利要求1所述的存储器件制造方法，其特征在于，所述预定尺寸大于或等于所述存储单元的栅极结构之间的距离。
7.根据权利要求1所述的存储器件制造方法，其特征在于，所述形成平坦化层步骤之后，对所述平坦化层和所述导电层刻蚀步骤之前，还进一步包括：形成覆盖台阶层上对应的平坦化层的光掩膜图形。
8.根据权利要求1所述的存储器件制造方法，其特征在于，对所述平坦化层和所述导电层刻蚀之后，继续对导电层刻蚀之前还进一步包括：去除光掩膜层、所述光掩膜层下的平坦化层，及所述平坦化层下的台阶层。
9.根据权利要求1所述的存储器件制造方法，其特征在于，在形成导电层步骤之前还进一步包括：在栅极结构上形成硬掩膜层。
10.根据权利要求1所述的存储器件制造方法，其特征在于，所述平坦化层的厚度为在第一扩散区和第二扩散区上为1000埃～1800埃，在栅极结构上为200埃～400埃。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING Effective date: 20121115 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20121115 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation Applicant after: Semiconductor Manufacturing International (Beijing) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |