TWI233664B - Method for fabricating NROM memory cell field - Google Patents

Description

1233664 案號 92113901 Λ___3_ 曰 修正 五、發明說明（1) 本發明所屬的技術範圍係關於一種可重覆寫入及消除的 非揮發性快閃記憶體（Non-vo 1 a t i 1 e-F 1 ash-Memor y)。本 發明的内容是提出一種製造NR0M記憶體的方法，此種NR〇M s己憶體具有由氧化物層--氮化物層—-氧化物層——記憶層的 結構構成的可以應用在虛擬地面NOR結構 (Virtual-Ground-NOR-Architektur)的非揮發性記憶胞 it 〇 ° 最大積集密度的多媒體應用產品需用到最小的非揮發性 圯憶胞元。由於半導體技術的快速發展使記憶體的容量不 斷增大，而且即將邁入十億位元（G i gab i t)的範圍。但是 由於由微影決定的最小結構尺寸進一步的縮小，可能導致 其他參數（例如：通道氧化物的厚度）無法被繼續作相應程 度的縮小。由於平面電晶體的結構不斷縮小造成的通道長 度縮減需要藉提高通道摻雜以避免源極和汲極之間發生電 壓擊穿的現象，此種電壓擊穿的現象又稱為穿透現^ (上二艺-此別“）二因上述情況造成的起始電壓的提高通 吊疋猎由縮小閘極氧化物的厚度予以補償/抵消。 可以經由通道熱電子（Channel_hot_Electn；n)程式化及 =由熱洞消除記憶的平w_s記憶 見Boaz Eltan 之US 5 768 192及US 6 011 725 ， W0 99/606 3乂需要一種厚度與閘極氧化物相等的控制電介 I。但疋14個厚度是不能夠被任意縮小的， 平 道長度，才能夠避免必須被迫夠的通 ----—_____ ^回的通道内摻雜材料

第6頁 久性）便會減少到無法容忍的 丁 1233664 案號 92113Q01 月 曰 修正 五、、發明說明（2) 濃度，以免起始電壓升高過多。 J· Tanaka et al.在丨丨 A Sub-0.1- //m Grooved Gate with high Immunity to Short-Channel Effects n( —種對短通道效應具有極免疫力的〇. i 以下 的短溝槽式MOS場效應電晶體，IEDM 93，537-540頁， 1993年）一文中提出一種設置在p +基材上的電晶體，這種 電晶體的閘電極設置在一個位於n+源極區及^汲極區之間 的通道内’因此在基材内形成一個彎曲的通道區。 K· Nakagawa et al· ·在丨A Flash EEPROM Cell with self Aligned Trench Transistor & Isolation

Structure"(—種具有自我對準通道式電晶體及絕緣結構 之快閃EEPR0M，20 00 IEEE Symposium on VLSI Technology Digest of Technicl Papers) —文中提出一 種作為具有一個浮動閘電極之記憶胞元的電晶體，這種電 晶體的閘電極設置範圍從n +源極區及n +汲極區之間一直延 伸到基材的一個p型區内。浮動閘電極及控制閘電極電之 間有一個按照氧化物層-—氮化物層——氧化物層的順序構成 的電介質層。 ' 德國專利DE 1 0 1 29 9 58提出一種具有低歐姆位線的記 憶胞元裝置。在記憶電晶體的掺雜源極區/沒極區上設有 一個相當於位線的條帶狀塗層（由一個塗層或數個塗層按 照一定的排列順序組成），這個塗層通常是一個金屬化 層，其作用是與源極區/汲極區形成導電連接，以及降 位線的電阻。這個塗層至少包括以下一種材料：摻雜的-夕 晶矽、鎢、矽化鎢、鈷、矽化鈷、鈦、矽化鈦。 夕

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如果源極區/沒極區是在矽上面形成，則位線的金屬也 層可以是一個以自我對準石夕化物法 (Self-Aligned-Silicide，縮寫為"salicide”）製成的矽 ，金屬層。在另外一種實施方式中（源極區/汲極區最好也 是在發上形成），在記憶電晶體的源極區/汲極區上設有一 個作為金屬化層的由多晶矽及WSi (或WN/W)構成的塗層及 γ個覆蓋電絕緣層，這個覆蓋電絕緣層係由一種適於用來 製作硬式掩膜的材料（例如一種氧化物或氮化物）製成。位 線結構的金屬化層係直接在基材上形成，視需要亦可有部 分金屬化層是在氧化物覆蓋區上方形成。 早一記憶電晶體的源極區/汲極區是由高劑量的源極離 子庄入/;及極離子注入所形成，或是經由從一個適當的塗 層^(例如多晶矽層）擴散出來的摻雜材料所形成。位線是由 ，置在源極區/汲極區上的條帶狀金屬化層構成，由於金 化層具有良好的導電性’因此位線的電阻特別低。此 所謂的金屬化層是指一個含有金屬成份的塗層，或至少 有金屬特性的印刷導線。源極區/沒極區及位線不 材料内已經彼此形成導電連接。，位線最奸 :且ϊ Πΐ材料内具有條帶狀摻雜區的埋藏式位線， 這種里滅式位線還具有一個金屬化層。 帶狀的位線結構係設置在；對(遠離 一個記憶層(這個記憶層最好是按照氧化物層--、氮 土物層化物層的⑽由—個限制層、一個記怜層、見

，程中作為產生電晶體之自動校準通道區用的㈣=造 1233664 修正 --j號921彳祁(11 曰 五、發明說明（4) 及另外—個限制層所構成）之後， 線用的塗層結構（塗層順序） p t :b積出—個製造字 形成的塗層結構。 被好疋一種經由乾蝕法 由於構成上述之限制層的材料 層的材料的能帶間隙，因此被記2構成記憶 留在記憶層内。記憶層最好是由—種氮 ，流子會被 別位於記憶層上下方的兩個限制好θ ，至於分 化物層―氮化物層— 例，在矽材料系統的記憶胞元中 構為 能帶間隙約為5eV，構成限制層成=層的氮化石夕的 …。當然也可以其他的材料來；咸：=" 料的能夠間隙需小於構成限制 、帶己 = = 材料之間的能帶間隙差應盡可能的：

=的Ϊ:广Γ任何一種材料均可作為製作記U 為Α1Λ)、或是本質導電的（非摻雜）矽。 成伤 種可改變注入角度的注入方式將摻雜材料注入可 以在與電晶體的通道區相鄰的記憶胞元之間形成一個 緣層，以便使電晶體之間彼此絕緣，這種注入方式就是 謂的抗^穿透離子注入（Anti-Punch 一 ImpUntati〇n)。另外 一種可订的方式是在缺口中填入氧化物以形成電絕緣層， 此種方式稱為淺通道絕緣（STI ^chaiicjw tl»eneh isolation)。 第9頁 1233664 ---案號 92113901_年 月 日 修正 五、發明說明（5) 第〇圖顯示由位線（WLh，WLn，WLn+1)及字線（BLh，BLn， BLnH )構成的裝置的上視圖。由於此種裝置中的位線均為埋 藏式位線’應此在第〇圖中係中虛線繪出位線所在的位 置。此裝置中的字線最好是一種設置在裝置正面上的金屬 印刷導線。在位線中間區與字線的每一個交叉位置都有設 置一個記憶體的記憶胞元（稱為交又點記憶胞元）。每一個 要被讀出或程式化的記憶胞元都會經電位線及字線以一種 已知的方式被賦予一個位址。全部的記憶胞元及位線和字 線所形成的連結共同構成一個虛擬地面N〇R結構 (¥1!^1^卜〇1*〇1111(1-闢卜八1^11^61^111〇的記憶體。 第1圖顯示在製造這個記憶體的過程中出現的第一個半 成品的一個斷面圖。通常的作法是先以一種所謂的襯墊氧 化物（雜散氧化物）及襯墊氮化物將所使用之半導體基體 (1)(例如矽基材）的半導體材料的正面、或是在基材上成 長出的一個半導體層（或數個半導體層）的半導體材料的正 面覆蓋住。接著在半導體材料中蝕刻出通道，然後在這此 通道内填入氧化物形成淺通道絕緣（STI : schal low 一 trench isolation)，以便將記憶胞元場區隔開來（端部絕 緣1 2)或疋將各個§己憶區段區隔開來，必要時亦可利用^ 些淺通道絕緣（STI :schallow trench isolation)使^個 記憶胞元之間彼此絕緣。在經過平坦化處理後，以姓列方 式將襯墊氮化物去除。如果是以矽作為半導體材料，^最 好是經由以掩膜遮蔽的硼離子注入及磷離子注入、、、，:^ Μ及接 著進行的復原注入以形成深入半導體材料内部且為控制周 邊設備及記憶胞元所需的ρ型區及η型區（也就是摻雜區: 1233664 曰 」多正 案號 92113901 五、發明說明（6) 第1圖顯示，-個在半導體基體⑴内形成的p型區（。 在將先A設置的襯墊氧化物去除後， J適當厚度的氧化物層(13)，其作：是=== 為:己憶胞元場之外的蝕刻阻止層。接著經由適4私中作 2 ,影技術導入一個離子注入步驟(例如磷離子田 區U0)的上半部形成一個高n型導電摻:+ =)11)，這個高η型導電摻雜區（n+區）（11)是作 的製程中要形成的源極區/汲極區之用。摻雜的符 =更換的’例如在n型區内_+區。最好是利用同」心 憶胞元場範圍内為形成記憶胞元所不需要的氧化物 層（1 3)以濕式化學的方法去除掉。 第2Α圖顯示第】圖之半成品在形成一個具有條 (8)的層狀結構之後的同一個斷面圖。形成這個層狀灶構 首先設置一個與源極區/汲極區接觸的帶有所 屬㈣型”號的多晶梦層⑽；接著設置一個含帶金有所 再設置-個作為電絕緣之用的由適當材料（例如氧化= 氮化物）構成的硬式掩膜層（16)。接著最好是以適當的光 =技”各向異性钱刻對這個層狀結構進行條狀化結構 iU”使用石夕化鎢(WSi)，也可以用氮化鎢及鶴來 構成這個層狀結構。這個層狀結構的導電層也可以是由鈦 f/或石夕化鈦構成。條帶狀位線（8)經由間隔物（17)(最好 疋由氧化物或氮化物構成）從侧面被電絕緣。 第2B圖顯示第2A圖的一個斷面（沿第2A 線 的從第2B圖可看出，位線⑻的範圍從侧面二1 ________________________ ^__ 第11頁 1233664 修正

--塞號 92113901 五、發明說明（7) 端部絕緣（12)之外，因此在位線（8) 外也可以與位線⑴形成接觸。對層二=憶之 :化處理的蝕刻作業被端部絕緣(12)限制在二沪大尸結 而ίί:除了源極區"及極區外’作為掺“W體的 :枓而存在的位線的埋藏部分也可以延伸至端部絕緣二 如第3圖所示，在位線結構位於正面 KI e" ^ t . . /ΛΤ/ " RIΕ ·離子反應蝕刻）為主動區（特別是各 (9)之間。另外要注意的是，為了獲得良好的作用 ί ^ f晶胃的通道區部分在L個 =的閘極電壓下的載流子濃度必須夠高（如果是在— 下，則是電子濃度必須夠高）。在-種有利的 i㈣元的p型區（1{〇具有一個典型的推雜 1枓浪度10-cm-3，因此經由離子注入在通道底部形 払雜區(23) ’這個摻雜區(23)對通道區中央部分的摻 料濃度的改變程度大於對邊緣區的摻雜材料濃度的改變= 度。為此最好先設置一個犧牲層（例如一個用來犧牲的氧 化物層，典型厚度約6ηπι，以加熱方式形成）^接著將預定 /主入的摻雜材料注入，在本例的ρ型摻雜區係以劑量約W 12cnr3至l〇Hcm-3、能量2〇keV的砷作為摻雜材料。接著再將 犧牲層去除掉，如果這個犧牲層是由氧化物構成，則可利 用經稀釋過的氟化氫（HF )將其去除掉。 接著如第3圖所示設置一個由位於底層的限制層（5、 1233664

個位於中間的記憶層（6 )、以及一個位於上方的限制層（7) 構成的層狀結構。這個作為記憶介質的層狀結構可以是如 上一句所說的按照氧化物層_ —氮化物層—_氧化物層（〇 ) 的順序所構成。例如位於底層的限制層（5)可以是一個厚 度約2· 5nm至8nm的氧化物層（底層氧化物，最好是以加熱 方式形成），位於中間的記憶層（6)可以是一個厚度約丨nm 至5nm的氮化物層（最好是以低壓卷學氣相沉積法Lpvci)製 成）’位於上方的限制層（7)可以是一個厚度约3 ηιη至丨2 nm 的氧化物層。

一 f 3圖顯示完成上述步驟後的斷面圖。接著利用適當的 光微影技術將記憶胞元場覆蓋住，然後就可以將位於周邊 區（例如#由CMOS製程產生的周邊區）的記憶層及限制層去除 掉。接著也可以將位於為閘電極設置之通道（9)底部的記 ，體區的記憶層及/或位於通道（9)之間的記憶層去除掉， II樣位於同一個記憶層的記憶層壁之間的記憶層及/或位 :兩個相鄰的通道之間的記憶層就會中斷。接著為控 邊設備成長出高電壓電晶體用的閘極氧化物（如果是 壓電晶體則成長出厚度較薄的閘極氧化物）。接著利 其他的掩膜及注子注入即可調整起始電壓的大小。用 第4A圖顯示在沉積出為閘電極（2)設置的一個雷 多晶石夕層（2)、為位線設置的—個含金屬層（在本例中少為 WSXK19)、以及一個硬式掩膜層(2〇)之後的斷面圖。為 極沉積出的多晶矽的典型厚度為8〇nm，而且最好 银2 摻雜。位線是由含金屬層(19)的低歐姆材料、：琢 或是含金屬材料所形成。除了以破化鎢（ffSi)構材枓、

第13頁 1233664 五、發明說明（9) 層（〗9)外，也可以用其他金屬的矽化物來構成含金 (19)，或是製作出由數個含金屬層構成的含金屬層層 可以用加厚的氧化物作為製作硬式掩膜層（2㈧的^〗9 )。 第4B圖及第4C圖分別顯示第4A圖的一個斷面（沿第。 中的IVb-IV b線及I V c - I V c線的斷面）。從第4 B圖顯八A圖 面可看出，記憶層（6)位於在位線（8)上方的限制層斯 之間，在本例中位線（8)是由多晶矽層（14)及含金曰屬舞’ 7) (1 5 )構成，並經由硬式掩膜（丨6 )被電絕緣。 《 過位於兩條位線之間的閉電極（2)的一個 圖顯示通 記憶層⑷在為問電極設置之通道的底部；=位：就是 圖可看出，由多晶…:8= 金位屬置層。從 社構a硬式掩膜層（2〇)構成的層狀結構係—種條帶狀 、、、口構’因而形成垂直於位線的字 狀 (21)電絕緣1隔物(21)的形成5式面：間隔物 ^ : ΐ 一層由構成間隔物的材料構成的；；狀：Ϊ ΐΐί 的方式對這個塗層進行向下㈣，id 下緊貼在條帶狀字線的側面上 且』/、剩 止，這個剩下來的塗層部分問9 、 ★直部分為 之間位線下方的中間區域也了疋間隔物（21)。介於閘電極 的材料填滿。 域也可以全部或部分以構成間隔物 在廷個製程步驟可以同時 問電極。在記憶胞元場的區域成=邊設備之電晶體的 氧化物層-氣化物層—氧化刻會止於由 限制層（7)。這可能會造成θ (⑽〇)構成的層狀結構的 視需要進行抗穿透離子注入極再氧化情況的發生’並可

1233664 ------§·^ 92113901__年月日__ 五、發明說明（1〇) '—" β— ---- (Ant卜Punch-Implantation)(22)，以便將相鄰的電晶㈣ 隔開（絕緣）。 其他常見及已知的製造電晶體的製程步驟也是以同樣的 方式進行，例如輕掺雜汲極^汕）離子注入及重摻雜汲極、 (HDD)離子注入、沉積出一個氮化物保護層、或是經由 BPSG(硼磷矽玻璃）及CMp (化學機械研磨法）形成一個平垣 4匕層其他的製程步驟尚包括形成過洞（via hole)、以、商 f的材料將過洞填滿、形成金屬化層、以及形成保護層^ 攻些製程步驟均屬於已知的製造記憶元件的製程。 在半導體基體的正面上製作條帶狀金屬化層的位線時4 發，的問題是在以微影形成閘電極及字線時，半成品的丄 面是不平坦的。位於記憶胞元場及周邊區之間的多晶矽； (1 8 )内的高差對於微影的品質具有決定性的影響。由於^ 線接片的關係，導致出現如第4 A圖左方繪出的在覆蓋記 胞元場的多晶矽層（1 8)部分及緊鄰記憶胞元場周邊的多曰w 矽層（1 8)部分之間的階梯。由於圖形的尺寸已被不斷縮^ 至小於140nm的範圍，因此在進行微影之前有必要使前述、 f正面平坦化。否則在蝕刻時含金屬層（19)的材料理特別 是金屬矽化物）會停留在這個階梯上，導致所有的字線 發生短路。 本發明的任務是提出一種NR0M記憶胞元場的製造方法， 即使是在圖形尺寸非常小的情況下，這種製造方法也能夠 對對具有位線接片的NR0M記憶胞元場進行形成閘極一一多晶 矽的微影步驟。

五、發明說明（li) 成?其他從屬於這個主申請專利項目 的附屬巾料利項目均為本發明 本發明提出的製造方法首先θ 利的貫細方式。 多晶石夕將為記憶電晶體開‘：；定用來形成間電極的 化，這個平坦化的步驟最;=4填滿。接著將正面平坦 進仃廷個平坦化的步驟應止於使位線接#向盥孪魄電 ίίΠίΐ的正面。這個覆蓋層最好是-個氮：石夕層。 的多曰曰：ΐΤί化？正面上沉積出—個為形成字線而設置 於置:~ ^始最t疋將為形成位線而設置的層狀結構部分 矽後t # fi # Μ 1： Θ樣 使在為閘電極設置多晶 二!；Π 行的平坦化步驟變得簡單-些。位 作為ΓγϊΙ形成位線而設置的部分層狀結構係 向ΐΐίί 以cmp(化學機械研磨法）進行的 面。d y驟止於此部分之層狀結構的由氮化矽構成的正 從=顯示的斷面圖可看出，如果使用傳統的製造方 甘在置之多晶石夕層（18)的正面並非完全平坦，而 二閘；極ί ί形成一個階梯，而且至少會在埋被填入通道 t上方出現波浪形的不平坦處。本發明的製造方法 多二製程步驟中將為形成閉電極和字線所需的 :=)、所需的多晶_在通道内。接=(= 一、*研磨去）對多晶矽進行向下研磨，而且最好予 兀=的正面整個與位線接片的覆蓋層（硬 ^至 面齊平為止。這個磚式掩膜可以是一層氧::，層 案號92113901__年月曰 修正_____ 五、發明說明（12) 一層氮化矽。接著就可以將為字線設置之多晶矽層（i 8 )設 置在平坦的正面上，並形成一個供設置其他塗層（在本例 中為含金屬層19及另外一個硬式掩膜層20)之用的平坦的 正面。因過上述步驟就可以為後續形成閘電極和字線所需 進行的微影步驟創造出一個足夠平坦的正面。 第5圖左半部顯示元件位於記憶胞元場之外的部分區 域。本發明的一種有利的實施方式可以在這個部分區域設 置支撐結構（24)，例如支持接片或支撐柱，而且支撑結構 (24 )最好是由為形成位線接片所設置之塗層部分所構成。 支撐結構（2 4 )的作用是使多晶石夕層（1 8)的整個正面都能夠 達到平坦化的要求。形成支撐結構（24)的方式是最好不要 將位於記憶胞元場之外為形成位線（8)之結構而設置的層 狀結構（在本例中為多晶矽層1 4、含金屬層1 5、以及硬式 掩膜1 6 )整個去除掉，而是按照第5圖顯示的方式形成支撐 結構（24)。如圖式所示，在支撐結構（24)的區域内也有一 部分由限制層（5 )、記憶層（6)、以及限制層（7)構成的層 狀結構。但是也可以經由適當的掩膜遮蔽將這個層狀結構 的範圍限制在記憶胞元場内，因為支撐結構（24 )並不需要 具有這個層狀結構。 支撐結構（2 4)的配置及形狀可以配合平坦化步驟的需要 及位於記憶胞元配置外的電路元件的配置而改變。在決定 支撐結構（24)的配置及形狀時要特別注意控制周邊設備的 元件配置及要平坦化的正面的尺寸。

第17頁 1233664 案號 92113901 年月曰 修正 圖式簡單說明 圖式0 :顯示位線及字線配置的上視圖。 第1、2A、2B、3圖：在一種有利的製造方法的不同階段的 半成品的斷面圖。 第4A、4B、4C圖：在前面說明的製造方法的其他不同階段 的半成品的斷面圖。 第5圖：顯示第4A圖在經改良過的製造方法的如第4A圖的 階段的半成品的斷面圖。 元件符號說明 1半導體基體 4源極區/沒極區 7限制層 10p型區 1 3氧化物層 1 6硬式掩膜 1 9含金屬層 2閘電極 5限制層 8位線 11摻雜區 1 4多晶石夕層 1 7間隔物 20硬式掩膜層 3源極區/>及極區 6記憶層 9通道 1 2端部絕緣 1 5含金屬層 1 8多晶矽層 21間隔物 22抗穿透離子注入23通道區的部分24支撐結構

第18頁

Claims (1)

1233664 —--~92113901 _年月日____ 六、申5膏專利範圍

1 · 種製造⑽⑽記憶胞元配置的方法，這種製造方法的 步驟包括在一個半導體基體或半導體層（1)的正面上設置 形成源極區/汲極區（3，4)的摻雜材料，在半導體材料中 蝕刻出彼此平行且相距一定距離的通道（9 )，並在半導體 基體或半導體層（1)的正面上位於這些通道（9)之間的位置 設置平行於通道（9 )的位線（8 )，位線（8 )與位於通道（9 )之 間的源極區/汲極區（3，4)形成導電連接，位線（8)的上方 則被一個覆蓋層（1 6 /1 Ό覆蓋住而被電絕緣，至少在通道 (9)的通道壁上設置一個記憶層（5，6，7)，間隔一定的距 離在通道（9 )内設置閘電極（2 )，並使這些閘電極（2 )與方 向垂直於位線（8)的字線（18/19)形成導電連接，這種製造 方法的特徵為：在將作為形成閘電極（2)之用的多晶矽填 入通道（9 )之後，接著對多晶矽的正面進行向下研磨， 其平坦化，直到到達覆蓋層（16)的正面為纟，接著在整個 正面上設置一個形成字線用的多晶矽層（18)，並 姓 化成字線。 ，、、、、°構 •如申請專利範圍第1項的方法，其特徵為：以CM i械研磨法）進行向下研磨 3.如申請專利範圍第i或第2項的方法，其特徵為： 化物或氧化物覆蓋在位線（8)上作為覆蓋層（16/1 I % 這個覆蓋層（16/17)作為對多晶矽進行向下研磨作'/ 止層。 ，、的停 4·如申請專利範圍第1項或第2項的方法，其特徵為： 記憶胞元場之外與位線（8)形成支撐結構（24 )， · ·在

第19頁 1233664 案號92113901_年月日 修正 六、申請專利範圍 其作用是支持在記憶胞元配置外對多晶矽的正面進行的平 坦化作業。 1^· 第20頁