KR20050010977A - Ｎｒｏｍ 메모리 셀 어레이의 제조 방법 - Google Patents
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Abstract
본 방법에서, 트렌치는 에칭되고, 이들 사이에서, 비트 라인(8)은 각각의 경우에 도핑된 소스/드레인 영역(3, 4) 상에 배열된다. 저장층(5, 6, 7)이 부착되고, 게이트 전극(2)은 트렌치 측벽에 배열된다. 게이트 전극(2)용으로 제공된 폴리실리콘이 트렌치 내부에 도입된 후에, 상부측은, 커버층(16)의 상부측에 도달할 때까지 평탄화 방식으로 그라인딩되고, 이후에, 워드 라인용으로 제공된 폴리실리콘층(18)이 전체 영역에 걸쳐 부착되어 워드 라인을 형성하도록 패터닝된다.
Description
본 발명은 전기적 기록형 및 소거형 비휘발성 플래시 메모리에 관한 것이다. 보다 상세하게는, 산화물-질화물-산화물 저장층으로 구성된 비휘발성 메모리 셀 배열로 NROM 메모리를 제조하는 방법에 관한 것으로서, 가상 접지 NOR 구조에 사용될 수 있다.
멀티미디어 애플리케이션에서 집적 밀도를 매우 크게 하기 위해서는 극소형의 비휘발성 메모리 셀이 필요하다. 반도체 기술의 추가적인 개발로 저장 용량을 점진적으로 증가시킬 수 있으며, 머지 않아 기가비트 범위까지 도달할 것이다. 그러나, 리소그래피에 의해 결정된 최소 배선폭은 계속해서 감소되고 있지만, 예를 들어, 터널 산화물의 두께 등의 다른 파라미터는 더 이상 그러한 감소에 대응하여 크기 조절될 수 없다. 평탄 트랜지스터의 경우에 구조적인 미세화를 수반하는 채널 길이의 감소는, 소스와 드레인간의 전압 브레이크다운(펀치 스루(punch-through)라 함)의 발생을 피하기 위해서, 채널 도핑의 증가를 필요로 한다. 이로써 임계 전압이 증가되고, 이는 일반적으로 게이트 산화물의 두께를 감소시킴으로써 보상된다.
그러나, 채널 열 전자에 의해 프로그래밍가능하고 열 정공에 의해 소거가능한 평탄 SONOS 메모리 셀(Boaz Eitan US 5,768,192, US 9,011,725, WO 99/60631를 참조)은 게이트 산화물과 등가의 두께를 가진 제어 유전체를 필요로 한다. 그러나, 이러한 두께는 허용되지 않는 방식으로 감소하는 다수의 실행가능 프로그래밍 반복(메모리 셀의 "지속 시간")없이 임의적으로 감소될 수 없다. 따라서, 채널의 도펀트 농도가 지나치게 높지 않은 것은 선택되지 않도록 하기 위해서 채널 길이는 상당히 커야 하며, 그 이유는 그렇지 않으면 임계 전압이 매우 많이 증가하기 때문이다.
IEDM 93, 537-540 페이지(1993), J. Tanakz 외 다수의 "A Sub-0.1-㎛ Grooved Gate MOSFET with High Immunity to Short-Channel Effect" 공보에는 n+ 형 소스 영역과 n+ 형 드레인 영역 사이의 트렌치에 게이트 전극이 배열되어 있어서 곡선의 채널 영역이 기판내에 형성되는 p+ 형 기판 상의 트랜지스터가 설명되어 있다.
VLSI Technology digest of Technical Papers,,2000 IEEE 심포지움, K. Nakagawa 외 다수의 "A Flash EEPROM Cell with Self-Aligned Trench Transistro & Isolation Structure"의 공보에는, 기판의 p형 웰에 정확하게 도달하게 하는 방식으로 n+ 형 소스 영역과 n+ 형 드레인 영역 사이에 배열된 부동 게이트 전극을 가진 메모리 셀로서의 트랜지스터가 기재되어 있다. 일련의 산화물-질화물-산화물 층으로 구성된 유전체 층은 부동 게이트 전극과 제어 게이트 전극 사이에 배치된다.
DE 101 29 958 에는 낮은 임피던스 비트 라인을 구비한 메모리 셀 배열을 설명하고 있다. 메모리 트랜지스터의 도핑된 소스/드레인 영역 상에는, 비트 라인에따라서 스트립 형태로 패턴화되고, 특히 금속화의 경우에, 소스/드레인 영역에 전기적으로 접속되어 비트 라인의 무반응의 저항을 감소시키는 개별적인 층 또는 적층이 배열되어 있다. 상술한 층 즉, 적층은 특히, 도핑된 폴리실리콘, 텅스텐, 텅스텐 실리사이드, 코발트, 코발트 실리사이드, 티타늄 및 티타늄 실리사이드의 그룹에서 선택된 적어도 하나의 재료를 포함한다.
소스/드레인 영역이 실리콘으로 형성되면, 비트 라인의 금속화는 자기 정렬의 실리사이드의 약어인 "살리사이드" 표기로 일반적으로 알려진 방법으로 제조된 실리콘화 금속층일 수 있다. 다른 실시예에서, 바람직하게, 실리콘 상에서, 폴리실리콘 및 WSi 또는 WN/W으로 구성된 적층(금속화로서 부착됨)과, 예를 들어, 산화물 또는 질화물의 하드 마스크에 적합한 재료로 구성된 커버의 전기 절연층이 메모리 트랜지스터의 소스/드레인 영역 상에 존재한다. 비트 라인 구조의 금속화는 기판 상에서 직접 패터닝되고, 필요에 따라서 산화물 커버의 영역 위에 부분적으로 패터닝된다.
개별적인 메모리 트랜지스터의 소스/드레인 영역은 적합한 층, 예를 들어, 폴리실리콘으로부터의 도펀트의 외방 확산에 의해, 또는 높은 도우즈량을 가진 소스/드레인 주입으로 제조된다. 비트 라인은 소스/드레인 영역 상에 부착된 스트립형의 금속화로 형성되고, 상술한 비트 라인은 금속화의 양호한 도전율로 인해 특히 낮은 무반응성의 저항을 가진다. 이러한 경우에, 금속화는 적어도 금속형의 특성을 가진 상호 접속층 또는 금속 함유 층이다는 것을 알 것이다. 동일 비트 라인의 소스/드레인 영역은 반도체 재료에서 서로 전기적으로 접속될 필요는 없다. 그러나, 바람직하게, 비트 라인은 금속화를 추가로 구비하는 반도체 재료의 스트립형 도핑 영역을 이용하여 매설형의 비트 라인으로서 형성된다.
반도체 재료로부터 떨어진 상부측 상에서, 비트 라인 구조는 스트립형으로 구현된 질화물층으로 바람직하게 밀봉되고, 또한, 제조 방법에서는 상대적으로 자기 정렬된 트랜지스터의 채널 영역을 제조하기 위한 에칭 마스크로서 작용한다. 경계층, 실제 저장층 및 추가적인 경계층으로 형성되고, ONO 층의 방식으로 형성되는 적층을 바람직하게 포함하는 저장층의 부착 후에, 워드 라인을 형성하는 적층이 바람직하게 드라이 에칭에 의해 스트립 형태로 증착되고 패터닝된다.
경계층은, 저장층 내에 트랩된 전하 캐리어가 국부화되어 남아 있도록, 저장층의 에너지 밴드갭보다 높은 에너지 밴드갭을 가진 재료이다. 바람직하게, 질화물은 저장층의 재료로서 적절하며, 산화물은 주로 주변 재료로서 적합하다. 실리콘의 재료 시스템에서의 메모리 셀의 경우에, ONO 적층의 예에서의 저장층은 대략 5 eV의 에너지 밴드갭을 가진 실리콘 질화물이며, 주변 경계층은 대략 9 eV의 에너지 밴드갭을 가진 실리콘 산화물이다. 저장층은 에너지 밴드갭이 경계층의 에너지 밴드갭보다 적은 상이한 재료일 수 있으며, 이 경우에, 에너지 밴드갭간의 차이는 전하 캐리어의 양호한 전기적인 억류(confinement)를 위해 가능한 크게 하고자 한다. 경계층으로서의 실리콘 산화물과 결합하여, 예를 들어, 탄타륨 산화물, 하프늄 실리케이트, 티타늄 산화물(화학량론 혼합물 TiO2의 경우에), 지르코늄 산화물(화학량론 혼합물 ZrO2의 경우에), 알루미늄 산화물(화학량론 혼합물 Al2O3의 경우에) 또는진성의 도전(미도핑의) 실리콘을 저장층의 재료로서 사용하는 것이 가능하다.
인접하는 메모리 셀의 트랜지스터의 채널 영역 사이에, 트랜지스터를 서로간에 절연시키기 위해, 가변 입사각으로 도펀트를 주입함으로써(소위 반 펀치 주입), 전기적인 절연체가 생성될 수 있다. 산화물로 채워진 컷아웃에 의해 이러한 절연이 실현될 수 있는 다른 구성이 제공되며, STI(새도우 트렌치 절연)의 방식으로 행해진다.
도 0은 워드 라인(WLn-1, WLn, WLn+1)과 비트 라인(WLi-1, WLi,WLi+1)으로 구성된 배열을 평면도로 개략적으로 도시하고 있다. 이 경우에, 비트 라인은 매설된 비트 라인으로서 존재하고, 점선에 의해 숨겨진 형태로서 도시되어 있다. 워드 라인은 그 배열의 상부측 상에 바람직하게 금속성인 상호 접속부로서 제공된다. 메모리의 메모리 셀은 비트 라인의 중간 영역과 워드 라인간의 각각의 교차 위치(교차점 셀)로 배열되어 있다. 각각 판독 또는 프로그래밍되는 메모리 셀은 기지의 방식으로 비트 라인과 워드 라인을 통해 어드레싱된다. 비트 라인과 워드 라인에 의한 예시된 접속과 메모리 셀의 완전한 형태는 가상 접지 NOR 구조를 가진 메모리를 형성한다.
도 1은 교차부에서의 이러한 메모리의 제조 중간의 제 1 중간 제품을 도시한다. 예를 들어, 실리콘의 구성된 기판, 또는 기판 상에 성장된 하나의 반도체층 또는 일련의 반도체층의 사용된 반도체 본체(1)의 반도체 재료의 상부측이 먼저 소위 패드 산화물(스크린 산화물)과 패드 질화물을 이용하여 커버되는 것이 통상적이다. 트렌치는 반도체 재료 내측으로 에칭되며, 트렌치는 STI(새도우 트렌치 절연)로서 산화물로 채워지며, 메모리 셀 어레이(에지 절연(12)) 또는 개별적인 메모리 블록의 경계를 제한하기 위해, 또한, 적절한 경우에, 메모리 셀간의 절연을 위해서 제공된다. 평탄화 후에, 패드 질화물이 에칭에 의해 제거된다. 실리콘을 반도체 재료로서 사용하여, p형 웰과 n형 웰, 즉, 반도체 재료 내측으로 깊게 도달하여 구동 주변과 메모리 셀에 맞게 제공되는 도핑 영역이, 주입물의 후속 어닐링과 함께 마스크 붕소 주입 및 인 주입에 의해 바람직하게 제조된다. 도 1은 반도체 본체(1) 내에 형성된 p 형 웰(10)을 도시한다.
초기에 부착된 패드 산화물의 제거 후에, 적절한 두께를 가진 산화층(13)이 성장되고, 나중에 메모리 셀 어레이의 외측에서 에칭 차단층으로서 작용한다. 이러한 제조 과정 동안에, 주입(예, 인)이 적절한 광 기술에 의해 도입되어, 이 주입은 나중에 제조되는 소스/드레인 영역용으로 제공되는 p 형 웰(10)의 상부에 n 도전 방식으로 과다하게 도핑된 영역(11)(n+ 형 영역)을 형성한다. 도핑의 표시는 또한 상호 변경될 수 있다(n 형 웰의 p+ 형 영역). 바람직하게, 메모리 셀 어레이의 영역에서, 메모리 셀을 형성할 필요가 없는 산화층(13)은 동일한 포토마스크를 이용하여 화학적으로 습식으로 제거된다.
도 2a는 스트립 형태의 비트 라인(8)과의 적층의 부착 및 패터닝 후의 도 1에 도시된 교차부를 도시한다. 먼저, 소스/드레인 영역의 접속을 위해서, 도전율 형태의 관련 표시의 폴리실리콘(14)이 부착되고 그 다음, 금속 함유층(15), 예를 들어, 텅스텐 실리사이드(WSi)가 실제 낮은 임피던스의 비트 라인으로서 부착되고,이후에, 하드 마스크(16)의 재료(예를 들어, 산화물 또는 질화물)가 전기 절연을 위해서 부착된다. 이들 층은 사진 기술 및 이방성 에칭에 의해 바람직하게 스트립 형태로 패터닝된다. WSi 대신에, 텅스텐 질화물과 텅스텐으로 구성된 적층을 부착할 수 있다. 전기 도전층이 또한 티타늄 및/또는 티타늄 실리사이드를 구비할 수 있다. 스트립 형태의 비트 라인(8)이, 산화물 또는 질화물로 바람직하게 구성된 스페이서(17)에 의해 측면으로 절연된다.
도 2b는 도 2a에서 지정된 부분을 도시한다. 비트 라인(8)은 에지 절연부(12)를 측면으로 넘어서 연장되어 있어서, 실제 메모리 셀 어레이의 외측에 접촉될 수 있음을 나타낸다. 층들의 스트립 형태의 패터닝을 위한 에칭 프로세스는 에지 절연부(12)에 의해 셀 어레이의 에지에서 경계 한정된다. 도핑된 반도체 재료로서 소스/드레인 영역에 추가로 존재할 수 있는 비트 라인의 매설된 부분이 각각의 경우에 에지 절연부(12)에서 끝난다.
산화물 커버 영역 또는 질화물 커버 영역과 상부측 상의 비트 라인 구조물을 마스크로서 이용하여, 트렌치(9)가, 도 3에 도시된 바와 같이, 자기 정렬 방식으로 에칭되고(예를 들어, 반응성 이온 에칭(RIE)에 의해), 트렌치는 활성 영역, 특히 개별적인 메모리 셀 용으로 제공된다. 소스/드레인 영역(3, 4)이 그들 사이에 형성된다. 양호한 작용(실행)을 위해서, 트렌치의 바닥부에 제공된 메모리 트랜지스터의 채널 영역의 일부에서의 특정 게이트 전압에 각각 존재하는 전하 캐리어 농도, 즉 p형 웰의 경우의 전자 농도가 충분히 높아야 함을 추가로 고려해야 한다.메모리 셀의 웰(10)이 1017㎝-3의 전형적인 도펀트 농도를 가진 바람직한 구성에서, 도핑된 영역(23)은 트렌치의 바닥부로의 주입에 의해 형성되며, 여기서, 도핑된 영역은 측면의 외부 영역보다 중심에서 더 큰 범위로 채널 영역의 도펀트 농도를 변경한다. 결국, 희생층이 바람직하게 먼저 부착된다(예를 들어, 대략 6㎚ 두께로 열적으로 생성된 희생 산화물). 그 다음에, 제공된 도펀트가 p 도핑의 웰, 즉 1012㎝-3내지 1014㎝-3의 도우즈량으로 전형적으로 20keV의 에너지를 가진 도펀트로서의 비소의 지정된 예로 주입된다. 희생층은 제거되고, 이러한 제거는 산화물의 경우에 희석 HF를 이용하여 행해질 수 있다.
하부 경계층(5), 저장층(6) 및 상부 경계층(7)을 포함하는 적층은 전체 영역 위에 부착된다. 이러한 적층은 실제 저장 매체로서 제공되며, 서두에서 설명한 바와 같이, 예를 들어, ONO 적층일 수 있다. 이 경우에, 하부 경계층(5)은 예를 들어, 대략 2.0 ㎚ 내지 8 ㎚의 두께를 가진 산화물(바람직하게 열적으로 생성된 바닥 산화물)일 수 있으며, 저장층(6)은 대략 1 ㎚ 내지 5 ㎚의 두께를 가진 질화물(바람직하게, LPCVD, 즉 낮은 압력의 화학적 증기 증착에 의해 증착됨)일 수 있으며, 상부 경계층(7)은 대략 3 ㎚ 내지 12 ㎚의 두께를 가진 산화물일 수 있다.
이렇게 형성된 구조는 도 3에서 단면도로 도시되어 있다. 메모리 셀 어레이는 적절한 사진 기술에 의해 커버되어, 경계층을 포함한 저장층이 주변 영역에서 제거될 수 있으며, 이는 예를 들어, CMOS 프로세스와 연관되어 제조된다. 또한, 저장층은 게이트 전극용으로 제공된 트렌치(9)의 바닥부 및/또는 트렌치(9) 사이의메모리 영역에서 제거되어, 저장층은 각각의 트렌치의 측벽 사이 및/또는 2개의 상호 인접하는 트렌치 사이에서 차단된다. 구동 주변 장치에 있어서, 게이트 산화물은 고전압의 트랜지스터용으로 성장되고, 그 다음, 얇은 게이트 산화물이 저전압의 트랜지스터용으로 성장된다. 추가적인 마스크와 주입을 이용하여 임계 전압이 설정될 수 있다.
도 4a에 도시된 교차부에서, 게이트 전극(2)용으로 제공된 도전성의 도핑된 폴리실리콘 층(18)과, 워드 라인용으로 제공된 금속 함유층(19)(WSi)과, 하드 마스크층(20)의 증착 후의 구조를 도시한다. 폴리실리콘은 전형적으로 80 ㎚의 두께로 증착되고 바람직하게 원 위치에 도핑되어 게이트 전극용으로 제공된다. 실제 워드 라인은 금속 함유층(19)의 금속 함유 재료 또는 낮은 임피던스 금속성의 재료로 형성된다. 텅스텐 실리사이드 대신에, 상이한 금속 또는 다층의 금속 함유층의 실리사이드가 존재할 수 있다. 하드 마스크층(20)의 재료는 예를 들어, 밀도가 높은 산화물이다.
도 4b와 도 4c는 도 4a에 도시된 단면도를 도시한다. 도 4b의 단면도에서, 저장층(6)의 적층은, 이 예에서는 폴리실리콘 층(14)과 금속 함유층(15)으로 형성된 비트 층(8) 위의 경계층(5, 7) 사이에 배치되고, 하드 마스크(16)에 의해 서로 절연된다. 도 4c는 2개의 비트 라인 사이의 게이트 전극(2)의 단면도를 도시하며, 여기서, 저장층(6)은 게이트 전극용으로 제공된 트렌치의 바닥부에서 연장한다. 도 4b 및 도 4c에서 알 수 있는 바와 같이, 폴리실리콘층(18)과, 금속 함유층(19)과 하드 마스크층(20)으로 구성된 부착된 적층은 스트립 형태로 패터닝되어, 비트라인과 상대적으로 교차하는 워드 라인이 형성된다. 워드 라인의 측벽은 스페이서(21)에 의해 절연된다. 스페이서(21)의 상위 수직 부분만이 스트립 형태로 에칭된 워드 라인의 측벽에 남게 하는 방식으로, 스페이서는 전체 영역에 걸쳐 등방성으로 부착되고 이방성으로 에칭된 스페이서의 재료를 포함하는 층에 의해 기지의 방식으로 형성된다. 대신에, 워드 라인 아래의 게이트 전극 사이의 중간 스페이스가 스페이서의 재료로 전체적으로 또는 부분적으로 채워질 수 있다.
구동 주변 장치의 트랜지스터의 게이트 전극은 이러한 방법 단계로 동시에 패터닝될 수 있다. 메모리 셀 어레이의 영역에서, 게이트 전극의 에칭은 상부 경계층(7) 또는 ONO 적층 상에서 중단된다. 보상의 방식으로, 게이트 재산화가 실행될 수 있으며, 필요한 경우에, 반펀치 주입(22)이 인접하는 트랜지스터의 절연을 위해 도입될 수 있다.
트랜지스터의 제조 동안에 기지의 추가적인 방법 단계, 예를 들어, BSG(붕소 인 실리케이트 유리) 및 CMP에 의한 평탄화 및 질화물로 이루어진 패시베이션의 증착 또는 LDD(소량 도핑의 드레인) 주입 및 HDD 주입 등이 동일하게 제공될 수 있다. 완성을 위한 추가적인 단계는 접촉 홀(비아 홀)의 제조 및 채움과, 금속화 및 패시베이션의 제조를 포함한다. 이들 제조 단계는 메모리 구성 요소의 제조로부터의 공지의 사항이다.
반도체 본체의 상부측 상의 스트립 형태의 금속화로서의 비트 라인의 실시예에서, 중간 제품의 상부측이 게이트 전극과 워드 라인을 제조하는 리소그래피 동안에 평탄하지 않다는 문제점이 발생한다. 메모리 셀 어레이와 그 주변 장치간의 폴리실리콘층(18)의 단차는 리소그래피에 있어서는 심각한 문제점이다. 비트 라인 웹으로 인해, 도 4a의 좌측에 나타낸 단계는 메모리 셀 어레이를 커버하는 폴리실리콘층(18)과, 메모리 셀 어레이의 주변 장치에 있는 상술한 폴리실리콘층의 측면 부분 사이에서 일어난다. 그러나, 140 ㎚ 미만 크기의 영역에서 추구하는 점진적으로 소형화된 구조의 경우에, 리소그래피에 앞서 평탄면이 필요하다. 그렇지 않으면, 에칭 동안에, 금속 함유층(19)의 재료(특히 실리사이드)가 남게 되어, 모든 워드 라인이 단락된다.
본 발명의 목적은 비트 라인 웹을 가진 NROM 메모리 셀 어레이에서, 도입된 게이트 폴리실리콘을 패터닝하는 리소그래피가 매우 소형의 구조적인 치수를 가지면서 가능한한 평탄하게 하는 방법을 제시하는 것이다.
이러한 목적은 청구항 1의 특징을 가진 방법에 의해 달성된다. 한정 사항이 종속항에 나타난다.
이러한 방법에서, 먼저, 메모리 트랜지스터용으로 제공된 트렌치는 게이트 전극용으로 제공된 폴리실리콘으로 채워진다. 이후에, 상부측은 평탄화되며, 이는 CMP(화학 기계적 폴리싱)에 의해 바람직하게 행해진다. 이러한 평탄화 단계는 워드 라인으로부터 상부를 향해 비트 라인 웹을 절연시키는 커버층의 상부측 상에서 중단된다. 상술한 커버층은 바람직하게 실리콘 질화물이다. 이후에, 워드 라인용으로 제공된 폴리실리콘층이 현재의 평탄화 상부측 위에 증착된다. 바람직하게, 비트 라인용으로 부착된 층의 일부가 메모리 셀 어레이의 외측에 또한 배열되어, 게이트 전극의 폴리실리콘의 도입 후의 상부측의 전체 영역의 평탄화를 용이하게한다. 메모리 셀 어레이의 외측에 존재하는 비트 라인 웹용으로 제공된 적층의 이들 일부는, 실리콘 질화물로 구성된 상부측의 CMP 그라인딩 단계가 중단되는 지지 웹 또는 지지 기둥 형상부(pillar)로서 사용된다.
본 방법은 도면에 도시된 예시적인 실시예를 이용하여 이하에 보다 상세히 설명된다.
도 0은 워드 라인과 비트 라인의 배열을 정면도로 도시하고 있다.
도 1, 도 2a, 도 2b, 도 3은 바람직한 제조 방법의 상이한 단계 후의 중간 제품의 단면도를 도시한다.
도 4a, 도 4b, 도 4c는 설명된 제조 방법의 추가적인 단계 후의 중간 제품의 단면도를 도시한다.
도 5는 개량된 제조 방법의 추가적인 단계 후의 중간 제품의 단면도(도 4a에 대응함)를 도시한다.
도 4a에 도시된 단면도는, 종래의 제조 방법에서 워드 라인용으로 제공된 폴리실리콘층(18)의 상부측이 평탄화되어 있지 않으며 오히려, 주변 장치를 향해 하나의 스텝을 형성하여, 트렌치의 내부로 도입되는 적어도 게이트 전극(2) 위에서 기복을 이루고 있다. 하나의 방법 단계에서 워드 라인과 게이트 전극의 폴리실리콘을 증착하는 대신에, 먼저, 도 5의 단면도에 따라서, 게이트 전극(2)의 폴리실리콘이 트렌치 내부로 도입된다. 이후에, 폴리실리콘이 CMP에 의해 그라인딩되고, 그 결과, 구성 요소의 상부측이 비트 라인 웹의 커버층(하드 마스크(16))의 상부측의 레벨에서 전체 영역에 걸쳐 바람직하게 배치된다. 상술한 하드 마스크는 실리콘산화물이거나, 바람직하게, 실리콘 질화물이다. 그 다음, 워드 라인용으로 제공된 폴리실리콘층(18)이 평탄한 상부측에 부착될 수 있으며, 유사하게, 후속층(이 경우에, 금속 함유층(19)과 추가적인 하드 마스크층(20))이 부착될 수 있는 평탄한 상부측을 제조할 수 있다. 게이트 전극과 워드 라인을 패터닝하기 위한 후속의 리소그래피 단계 동안에 충분히 평탄한 상부측이 제공된다.
메모리 셀 어레이의 외측에 있는 구성 요소의 영역이 도 5의 좌측 상에 도시되어 있다. 바람직한 실시예에서, 지지 구조물(24)이 이러한 영역에 제공되고, 이 구조물은 예를 들어, 웹 또는 기둥 형상부일 수 있으며, 바람직하게, 비트 라인 웹용으로 부착된 층의 일부로부터 형성된다. 지지 구조물(24)은 전체 영역에 걸쳐 폴리실리콘층(18)의 평탄한 상부측을 형성하기 위한 것이다. 바람직하게, 지지 구조물(24)은, 비트 라인(8)의 패터닝동안에, 제공된 적층(폴리실리콘(14), 금속 함유층(15)과 하드 마스크(16))이 메모리 셀 어레이의 외측에서 완전히 제거되지만 패터닝되어 상술한 방식으로 지지 구조물(24)을 형성하는 과정에 의해 제조된다. 경계층(5), 저장층(6) 및 경계층(7)을 포함하는 적층은 도 5에서 지지 구조물(24)의 영역에 또한 도시되어 있다. 그러나, 이러한 적층은 지지 구조물(24)에서는 필요하지 않기 때문에, 적절한 마스킹에 의한 메모리 셀 어레이에서 제한될 수 있다.
이 경우에, 지지 구조물(24)의 배열 및 형태는 메모리 셀 어레이의 외측에 존재하는 회로 구성 요소의 배열 및 평탄화의 프로세스 단계의 요건에 광범위하게 채택될 수 있다. 이 경우에, 구동 주변 장치의 배열 또는 평탄화될 표면의 크기가 고려되어야 한다.
Claims (4)
- NROM 메모리 셀을 제조하는 방법에 있어서,반도체 본체(1) 또는 반도체층의 상부측에서, 도펀트는 소스/드레인 영역(3, 4)을 형성하기 위해 도입되며, 서로가 일정 거리로 평행하게 배열된 트렌치(9)는 반도체 재료 내측으로 에칭되며, 상기 트렌치(9)에 평행하게 진행하는 비트 라인(8)은 각각의 경우에 상기 반도체 본체(1) 또는 상기 반도체층의 상기 상부측 상에서 상기 트렌치(9) 사이에 배열되며, 비트 라인은 관련 트렌치(9) 사이에 존재하는 상기 소스/드레인 영역(3, 4)에 전기 전도적으로 접속되어 있으며, 상기 상부측 상에서, 전기 절연을 위한 커버층(16/17)을 구비하며, 저장층(5, 6, 7)은 상기 트렌치(9)의 적어도 측벽에 부착되며, 게이트 전극(2)은 사전 결정된 거리로 상기 트렌치에 배열되고, 상기 게이트 전극(2)은 그들이 비트 라인(8)의 방향으로 교차하는 방식으로 부착된 워드 라인(18/19)에 전기 전도적으로 접속되어 있으며,상기 게이트 전극(2)용으로 제공된 폴리실리콘을 상기 트렌치(9)의 내부에 도입한 후에, 상기 상부측은 상기 커버층(16)의 상부측에 도달할 때까지 평탄화 방식으로 그라인딩되며,이후에, 상기 워드 라인용으로 제공된 폴리실리콘층(18)은 전체 영역 위에 부착되어 상기 워드 라인을 형성하도록 패터닝되는NROM 메모리 셀 어레이의 제조 방법.
- 제 1 항에 있어서,상기 그라인딩은 CMP에 의해 수행되는 NROM 메모리 셀 어레이의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,커버층(16/17)으로서, 질화물 또는 산화물이 상기 비트 라인(8)에 부착되며, 이러한 커버층은 상기 폴리실리콘의 그라인딩 동안에 차단층으로서 사용되는 NROM 메모리 셀 어레이의 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,지지 구조물(24)은 상기 메모리 셀 어레이의 외측에서 상기 비트 라인(8)과 함께 패터닝되고, 이러한 구조물은 상기 메모리 셀 어레이의 외측에서 상기 폴리실리콘의 평탄화를 지원하기 위해서 제공되는 NROM 메모리 셀 어레이의 제조 방법.
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