JP4429145B2 - 半導体素子の製造方法 - Google Patents
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Description
応用物理 第72巻 第9号 2003年 p1136−1141 IEEE Trans.Electron Devices 49,2002,p287 応用物理 第72巻 第9号 2003年 p1151−1156 J.Am.Chem.Soc.1989,111,p4138−4139
基板上または基板内に設けられたソース領域と、
前記ソース領域の上部に配置された半導体機能層と、
前記半導体機能層の上部に配置されたドレイン領域とを備え、
前記半導体機能層は、前記ソース領域に対してほぼ垂直に配列した、複数の柱状あるいは円筒状の半導体物質からなる第1の部材と、前記第1の部材を取り囲み、前記ソース領域と絶縁体を介して配置された第2の部材とから構成され、
前記第2の部材はゲート領域と、前記ゲート領域と前記第1の部材を電気的に絶縁しかつ前記ゲート領域とドレイン領域を電気的に絶縁する絶縁体領域とから構成されており、
前記第1の部材の平均直径あるいは平均外径が1nm以上30nm以下であり、前記第1の部材の平均間隔が3nm以上50nm以下であり、
前記半導体機能層の酸素を除く主成分がシリコン、またはゲルマニウム、またはシリコンとゲルマニウムの混合物のいずれかであることを特徴とする。
(a) 基板上もしくは基板表面にソース領域を用意する工程と、
(b) 前記ソース領域上に絶縁体層を用意する工程と、
(c) 前記絶縁体層上に、第1の成分を含み構成される柱状物質が、前記第1の成分と共晶を形成し得る半導体材料である第2の成分を含み構成される部材中に分散している構造体を用意する工程と、
(d) 前記柱状物質を除去し、非晶質多孔質体層を形成する工程と、
(e) 前記非晶質多孔質体層の母材物質の一部または全部を結晶化し、半導体多孔質体層を用意する工程と、
(f) 前記半導体多孔質体層の表面および細孔の表面を絶縁体化する工程と、
(g) 前記絶縁体層の一部を除去し、前記非晶質多孔質体層中の前記細孔と前記ソース領域とを接続するコンタクトホールを形成する工程と、
(h) 前記半導体多孔質体層の前記細孔および前記コンタクトホール内に半導体物質を形成し、半導体機能層とする工程と及び、
(i) 前記半導体機能層上にドレイン領域を用意する工程と
を有することを特徴とする。
まず、本発明の半導体素子の構成について説明する。
第1の部材が無機物の半導体で形成される場合、ゲートに印加する電圧によりチャネルを流れる電流を制御できる材料であれば基本的にはどのような材料を用いてもよく、形状も柱状形状でも中空のチューブ形状であってもよい。例としてシリコン(Si)、ゲルマニウム(Ge)等のIV族半導体、窒化ガリウム(GaN)、ガリウム−砒素(GaAs)、ガリウム−燐(GaP)、インジウム−燐(InP)、インジウム−砒素(InAs)、インジウム−ガリウム−燐(InGaP)等のIII−V族半導体、硫化カドミウム(CdS)、カドミウム−亜鉛−硫黄(CdZnS)、亜鉛−セレン(ZnSe)、カドミウム−セレン(CdSe)、カドミウム−テルル(CdTe)、硫化亜鉛(ZnS)、酸化亜鉛(ZnO)等のII−VI族半導体、シングルウォールカーボンナノチューブ(SWCNT)、マルチウォールカーボンナノチューブ(MWCNT)等の半導体特性を示すカーボンナノチューブ等がある。このなかでVLS(Vapor−Liquid−Solid)法で作製可能な材料、例えばSi、Ge、GaAs、InP、InAs、ZnS、ZnSe、CdS、CdSe等の材料であることが好ましく、更に好ましくはSi、Geである。またこれらの材料の作製方法はゲート領域中の細孔に作製可能な方法であれば特に限定されないが、細孔中にこれらの材料を作製可能な電着法やVLS法が好ましい。
第1の部材が有機物で形成される場合、導電性を有する有機半導体であり、ゲートに印加する電圧により電流を制御できる材料であればどのような材料を用いてもよいが、π共役系の材料を用いることが好ましい。例としてはポリアニリン、ポリ(N−置換アニリン)等のポリアニリン類、ポリピロール、ポリ(N−置換ピロール)等のポリピロール類、ポリチオフェン、ポリ(3−置換チオフェン)等のポリチオフェン類、ポリ(p−フェニレンビニレン)等のポリ(p−フェニレンビニレン)類、ポリアセチレン等のポリアセチレン類、等の高分子系材料やナフタセン、ペンタセン、ヘキサセン、ヘプタセン等の低分子系材料、がある。この中で、高分子系材料を用いることが好ましく、例えばポリアニリン、ポリピロール、ポリチオフェン等を用いることが好ましい。これらは半導体多孔質体薄膜の細孔中で低分子材料、例えばモノマーを前駆体として電解重合等の方法により作製できる。
次に半導体素子の製造方法について図7〜9を用いて詳細に説明する。
(b)工程:前記ソース領域上に絶縁体層を用意する工程
(c)工程:前記絶縁体層上に、第1の成分を含み構成される柱状物質が、前記第1の成分と共晶を形成し得る半導体材料である第2の成分を含み構成される部材中に分散している構造体層を用意する工程
(d)工程:前記柱状物質を除去し、非晶質多孔質体層を形成する工程
(e)工程:前記非晶質多孔質体層の母材物質の一部または全部を結晶化し、半導体多孔質体層を用意する工程
(f)工程:前記半導体多孔質体層の表面および細孔の表面を絶縁体化する工程
(g)工程:前記絶縁体層の一部を除去し、非晶質多孔質体層中の前記細孔と前記ソース領域とを接続するコンタクトホールを形成する工程
(h)工程:前記半導体多孔質体層の前記細孔および前記コンタクトホール内に半導体物質を形成し、半導体機能層とする工程
(i)工程:前記半導体機能層上にドレイン領域を形成する工程
以下、図7を用いて各工程について説明する。
ソース領域が金属薄膜である場合、金属材料は特に限定されるものではなく、白金(Pt)、金(Au)、銀(Ag)、銅(Cu)、アルミニウム(Al)等の金属を用いることができるが、第1の部材で用いる半導体との接触抵抗が低いものが好ましい。金属薄膜の成膜方法は特に限定されないが、スパッタリング法や蒸着法で成膜することが好ましい。
12、712 ソース領域
13、782 半導体機能層
14、791 ドレイン領域
15 絶縁体
16 第1の部材
17 第2の部材
18、41 ゲート領域
19、762 絶縁体領域
10、771 コンタクトホール
56、61、742 細孔
41 上底面
42 下底面
51、732 柱状物質
53 構造体薄膜
54、62、733 母材物質
55、741 非晶質多孔質体薄膜
57 結晶質多孔質体薄膜
721 絶縁体層
731 構造体層
751 半導体多孔質体層
781 半導体物質
81 電極
91 エッチングガス
92 エッチングにより除去された部分
Claims (4)
- ゲート領域に加える電圧によって多数のキャリアの流れを制御する半導体素子
の製造方法であって、
(a) 基板上もしくは基板表面にソース領域を用意する工程と、
(b) 前記ソース領域上に絶縁体層を用意する工程と、
(c) アルミニウムからなる材料、及び、アルミニウムと共晶を形成し得る半導体材料である、シリコン、またはゲルマニウム、またはシリコンとゲルマニウムの混合物のいずれかからなる材料を用意し、前記絶縁体層上に、スパッタリング法、電子ビーム蒸着で成膜することで、アルミニウムで構成される柱状物質が、前記半導体材料で構成される部材中に分散している構造体を用意する工程と、
(d) 前記柱状物質を除去し、非晶質多孔質体層を形成する工程と、
(e) 前記非晶質多孔質体層の母材物質の一部または全部を結晶化し、半導体多孔質体層を用意する工程と、
(f) 前記半導体多孔質体層の表面および細孔の表面を絶縁体化し絶縁体領域を形成する工程と、
(g) 前記絶縁体層の一部を除去し、前記非晶質多孔質体層中の前記細孔と前記ソース領域とを接続するコンタクトホールを形成する工程と、
(h) 前記半導体多孔質体層の前記細孔および前記コンタクトホール内に半導体物質を形成し、前記絶縁体層、前記半導体多孔質体層、前記半導体物質及び前記絶縁体領域からなる半導体機能層とする工程と及び、
(i) 前記半導体機能層上にドレイン領域を用意する工程とを有することを特徴とする半導体素子の製造方法。 - 前記(e)工程が非酸化雰囲気中での熱処理により行われる請求項1に記載の半導体素子の製造方法。
- 前記(h)工程が気相成長法により行われる請求項1又は2のいずれかに記載の半導体素子の製造方法。
- 前記(h)工程が、前記細孔および前記コンタクトホール内に高分子化合物の原料前駆体である低分子化合物を導入した後、前記低分子化合物を前記細孔および前記コンタクトホール内で重合し前記高分子化合物を形成する方法により行われる請求項1〜3のいずれかに記載の半導体素子の製造方法。
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