JP3602997B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP3602997B2
JP3602997B2 JP35644699A JP35644699A JP3602997B2 JP 3602997 B2 JP3602997 B2 JP 3602997B2 JP 35644699 A JP35644699 A JP 35644699A JP 35644699 A JP35644699 A JP 35644699A JP 3602997 B2 JP3602997 B2 JP 3602997B2
Authority
JP
Japan
Prior art keywords
die pad
semiconductor device
resin
semiconductor element
view
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP35644699A
Other languages
English (en)
Other versions
JP2001177035A (ja
Inventor
秀一 尾方
健一 伊東
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP35644699A priority Critical patent/JP3602997B2/ja
Priority to TW089125846A priority patent/TW466730B/zh
Priority to US09/736,971 priority patent/US6633077B2/en
Priority to US09/736,971 priority patent/US20010015482A1/en
Publication of JP2001177035A publication Critical patent/JP2001177035A/ja
Application granted granted Critical
Publication of JP3602997B2 publication Critical patent/JP3602997B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49544Deformation absorbing parts in the lead frame plane, e.g. meanderline shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • H01L23/49551Cross section geometry characterised by bent parts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、面実装用樹脂封止型半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
樹脂封止型半導体装置の一般的な製造方法を図面を用いて説明する。
【0003】
まず、金属薄板をエッチング加工又はプレス加工により所望する電極形状に加工してリードフレームを作成する。図14は得られたリードフレームの一例を示した図であり、図14(A)は平面図、図14(B)は図14(A)の一点鎖線で示したA−A線に沿って階段状に切断した断面を矢印方向から見た組み合わせ断面図である。図14において、900はフレーム、901は半導体素子が載置されるダイパッド、903は半導体素子と結線するためのボンディングリード、910はダイパッド901を両側で支持する一対のサポートリードである。図示したように、ダイパッド901はフレーム900やボンディングリード903を含む面より半導体素子を載置する側とは反対側に変位させて、階段状にディプレス(depress)成形される。
【0004】
次いで、図15に示すようにダイパッド901に半導体素子950を載置し、接着剤等を用いて接着し、半導体素子950のボンディングパッドとボンディングリード903とをワイヤ905で結線(ワイヤボンディング)する。なお、図15(A)は平面図、図15(B)は図15(A)の一点鎖線で示したA−A線に沿って階段状に切断した断面を矢印方向から見た組み合わせ断面図である。
【0005】
次いで、図16(A)に示すように、半導体素子950、ダイパッド901、及びボンディングリード903を上金型981と下金型982とで密封し、図16(B)に示すように、封止樹脂990を注入方向991の方向に注入して樹脂封止したのち、金型981,982を開いて半導体装置を得る。なお、図16(A),(B)は、図14(A)及び図15(A)の一点鎖線で示したA−A線に相当する切断面で階段状に切断して矢印方向から見た組み合わせ断面図で示している。
【0006】
半導体装置は高性能化、小型化、薄型化、多ピン化がますます要求されている。高性能化に対しては、例えば電流駆動型のバイポーラ半導体素子が広く使用されるようになっている。このタイプの半導体素子は発熱量が大きいためその放熱を考慮した設計を行なう必要がある。このため、図16(A)に示すように、ダイパッド901の下面が下金型982の内壁面に当接するように、ダイパッド901をフレーム900に対してディプレスさせる。このようにすれば、樹脂封止した後、ダイパッド901の下面が半導体装置の下面に露出し、この面を回路基板に密着させて実装することにより、半導体素子950の熱をダイパッド901を介して回路基板に伝導して放熱することができる。
【0007】
【発明が解決しようとする課題】
半導体装置の小型化、薄型化、多ピン化のためには、リードフレームを作成する金属薄板の厚みを薄く、また、ダイバッド901を支持するサポートリード910の幅を狭くすることが望ましい。ところが、これは、サポートリード910の強度の低下につながる。従って、図16(B)に示すように、樹脂注入時に樹脂の流動とサポートリード910のプレス形状に基づいてダイパッド901が浮き上がり、ダイパッド901の下面にも樹脂が注入されてしまう。これではダイパッド901の下面を半導体装置の下面に露出させることができず、半導体素子950の放熱が十分に行なわれなくなる。
【0008】
また、このように樹脂封止時にダイパッド901が変位すると、ダイパッド901の上に載置された半導体素子950に何らかの歪みが生じる。従って、ダイパッド901が変位したままで封止されてしまうと、半導体素子950が歪んだ状態で内部に応力が残留し、半導体素子内の配線の抵抗値が変化して、特性のバラツキを生じる。この問題は、放熱特性があまり必要とされず、ダイパッド901を半導体装置の下面に露出させないタイプの半導体装置においても、同様に発生する。
【0009】
従って、本発明は、樹脂封止時のダイパッドの変位と半導体素子内の残留歪みの発生を防止して、安定した品質の半導体装置及びその製造方法を提供することを目的とする。
【0010】
【課題を解決するための手段】
本発明は上記の目的を達成するために以下の構成とする。
【0020】
本発明の半導体装置の製造方法は、金属平板を用いてダイパッドとサポートリードとを一体に形成する工程と、前記ダイパッドの外周部に窪み部を形成する工程と、前記ダイパッドの、前記窪み部の形成面とは反対側の面に半導体素子を載置する工程と、前記ダイパッド、前記サポートリード、及び前記半導体素子を金型内に収納し、前記ダイパッドの前記窪み部を形成した側の面を前記金型の内壁面に当接させながら樹脂を前記窪み部と前記金型の内壁面とによって形成された空間に入り込ませた後、前記樹脂を前記金型内に充填させる工程とを有することを特徴とする。かかる構成によれば、樹脂封止時のダイパッドの変位を防止できるので、半導体素子に歪みが残留しない。また、ダイパッドの下面を半導体装置の下面に露出させることができ、放熱特性の良好な半導体装置が得られる。
【0028】
【発明の実施の形態】
以下に本発明の実施の形態を図面を参照しながら説明する。
【0029】
(実施の形態1)
本発明の実施の形態1の半導体装置を図面を用いて説明する。
【0030】
まず、金属薄板をエッチング加工又はプレス加工により所望する電極形状に加工してリードフレームを作成する。図1は得られたリードフレームの一例を示した図であり、図1(A)は平面図、図1(B)は図1(A)の一点鎖線で示したA−A線に沿って階段状に切断した断面を矢印方向から見た組み合わせ断面図である。図1において、100はフレーム、101は半導体素子が載置されるダイパッド、103は半導体素子と結線するためのボンディングリード、110はダイパッド101を両側で支持する一対のサポートリードである。図示したように、ダイパッド101はフレーム100やボンディングリード103を含む面より半導体素子を載置する側とは反対側に変位させて、階段状にディプレス(depress)成形される。本実施の形態では、一対のサポートリード110に、ダイパッド101のディプレス方向とは反対方向(図1(B)において上方向、半導体素子の載置側)に突出部112がそれぞれ形成されている。
【0031】
図2に、サポートリード110の突出部112の構成を詳細に示す。図2(A)は部分拡大平面図、図2(B)は部分拡大側面図である。図2において、図示していないがサポートリード110の右側にダイパッド101が接続される。図示したように、サポートリード110の長手方向に沿って略平行に一対の開口111を設け、一対の開口111の間の架橋部分をダイパッド101のディプレス方向と反対側に突出するように変形させて、突出部112が形成されている。
【0032】
ここで、図1(B)に示すように、突出部112の上端面とダイパッド101の下面101bとの間の高さHは、後述する上下金型81,82の上下方向の内壁面間隔とほぼ一致する。
【0033】
次いで、図3に示すようにダイパッド101に半導体素子50を載置し、接着剤等を用いて接着し、半導体素子50のボンディングパッドとボンディングリード103とをワイヤ105で結線(ワイヤボンディング)する。なお、図3(A)は平面図、図3(B)は図3(A)の一点鎖線で示したA−A線に沿って階段状に切断した断面を矢印方向から見た組み合わせ断面図である。
【0034】
次いで、図4(A)に示すように、半導体素子50と、ダイパッド101と、ボンディングリード103とを上金型81と下金型82とで密封する。このとき、突出部112の上端面は上金型81の内壁面と当接し、ダイパッド101の下面101bは下金型82の内壁面と当接する。その後、図4(B)に示すように、封止樹脂90を注入方向91の方向に注入して樹脂封止したのち、金型81,82を開いて半導体装置を得る。なお、図4(A),(B)は、図1(A)及び図3(A)の一点鎖線で示したA−A線に相当する階段状切断面を矢印方向から見た組み合わせ断面図で示している。
【0035】
本実施の形態によれば、樹脂封止時のダイパッド101の浮き上がりをその両側のサポートリード110にそれぞれ設けた突出部112で防止することができる。従って、ダイパッド101の下面に樹脂層が形成されにくく、ダイパッド101の下面101bを半導体装置の樹脂表面近傍に、好ましくは半導体装置の下面に露出させて配置することができる。また、ダイパッド101を下金型82の壁面に押しつけた状態のままで樹脂注入されるので、樹脂封止によってダイパッド101上に載置された半導体素子50に歪みを生じさせない。よって、品質の安定した半導体装置が得られる。
【0036】
なお、本実施の形態において突出部は、ダイパッド101のディプレス方向と反対側(半導体素子50の載置側)に突出し、ダイパッド101の下面101bが接する金型壁面と対向する金型壁面に当接することが出来れば、上記の形態に限定されない。
【0037】
図5に突出部の別の実施形態を示す。図5(A)は突出部の形成方法を説明するための部分拡大平面図、図5(B)は突出部形成後の状態を示した部分拡大側面図である。図5において、図示していないがサポートリード110の右側にダイパッド101が接続される。まず、図5(A)に示すように、サポートリード110の両側を外側に突出するように楔状に形成し、該楔状の傾斜に沿った辺を有する略直角三角形状の開口113を幅方向に2つ形成する。そして、外側に突出した架橋部分114をダイパッド101のディプレス方向と反対側に折り曲げて、突出部114を形成する(図5(B))。なお、サポートリード110の両外側への突出形状は、図5(A)に示すように楔状である必要はなく、三角形状、円弧形状等であってもよく、開口113の形状もその突出形状に応じて適切な開口形状を選択することができる。あるいは、開口113を形成せずに折り曲げてもよい。
【0038】
(実施の形態2)
本発明の実施の形態2の半導体装置を図面を用いて説明する。
【0039】
図6(A)は、本実施の形態の半導体装置に使用するリードフレーム形状を示した平面図である。図6(A)において、101は半導体素子が載置されるダイパッド、110はダイパッド101を両側で支持する一対のサポートリードである。なお、図面を簡略化するために、フレーム、ボンディングリードは省略している。
【0040】
また、図6(B)は、図6(A)に示したダイパッド101に半導体素子50を載置し、上下金型81,82で密封した状態を、図6(A)のA−A線に相当する切断面で切断して矢印方向から見た断面図である。図中、91は封止樹脂の注入方向を示す。
【0041】
本実施の形態の半導体装置は、半導体素子の発熱量が比較的少なく、放熱特性があまり必要とされないタイプの半導体装置の例であり、このためにダイパッド101が半導体装置の一方の面に露出していない。このタイプにおいても、従来は、封止樹脂の注入によってダイパッド101が変位し、載置された半導体素子50に歪みが生じるという問題があった。
【0042】
ところが、本実施の形態では、以下の構成によりこれを防止している。
【0043】
即ち、本実施の形態では、一対のサポートリード110に実施の形態1の図2で説明したのと同様の突出部(第1の突出部)112を半導体素子50の載置側にそれぞれ形成している。更に、ダイパッド101の略中央部に、突出部112とは反対方向に突出した第2の突出部122を形成している。第1、第2の突出部112,122の形成方法は、図2に示した突出部112の形成方法と基本的に同一である。即ち、サポートリード110の長手方向に沿って略平行に一対の開口111を設け、また、ダイパッド101の略中央部分にも略平行に一対の開口121を設ける。次いで、サポートリード110に設けた一対の開口111の間の架橋部分を半導体素子の載置側に突出するように変形させて第1の突出部112とし、ダイパッド101に設けた一対の開口121の間の架橋部分を半導体素子載置側と反対側に突出するように変形させて第2の突出部122とする。第1の突出部112の上端面と第2の突出部122の下端面と間の厚み方向(図6において上下方向)の距離は上下金型81,82の上下方向の内壁面間隔とほぼ一致する。また、第1の突出部112の頂部は半導体素子50の上面より高い。
【0044】
本実施の形態によれば、金型81,82に密封時に、ダイパッド101に設けた第2の突出部122が下金型82の内壁面に当接し、その両側のサポートリード110にそれぞれ設けた第1の突出部112が上金型81の内壁面に当接することによって、ダイパッド101の上下方向の変位が規制される。従って、樹脂注入によってダイパッド101が変位せず、ダイパッド101上に載置された半導体素子50に歪みを生じさせない。よって、品質の安定した半導体装置が得られる。
【0045】
なお、本実施の形態において、第1、第2の突出部112,122は、相互に反対方向に突出し、対向する金型壁面にそれぞれの突出部の頂部が当接するすることが出来れば、上記の形態に限定されない。例えば、突出部として図5に示した突出部を用いてもよい。また、ダイパッド101に設ける第2の突出部の位置及び個数は図6に示したものに限定されず、例えば、図6(A)に示すようにダイパッド101の略中央部に形成するとともに、又はこれに代えて、ダイパッド101の4隅に各1つ形成することもできる。
【0046】
(実施の形態3)
本発明の実施の形態3の半導体装置を図面を用いて説明する。
【0047】
図7(A)は本実施の形態の半導体装置に使用するリードフレーム形状を示した平面図である。図7(A)において、101は半導体素子が載置されるダイパッド、110はダイパッド101を両側で支持する一対のサポートリードである。2点鎖線50はダイパッド101に載置される半導体素子である。なお、図面を簡略化するために、フレーム、ボンディングリードは省略している。
【0048】
図7(B)は図7(A)のダイパッド101及びサポートリード110の側面図である。また、図7(C)は図7(B)のB−B線における断面を矢印方向から見た断面図である。
【0049】
本実施の形態の半導体装置は、サポートリード110を、図7(C)に示すように、その長手方向を中心軸方向とする円筒面形状に湾曲して形成してある。このため、サポートリード110の曲げ強度が向上し、ダイバッド101の素子載置面の法線方向の剛性が向上している。よって、樹脂封止時のダイパッド101の浮き上がりや変形を防止することができる。また、樹脂注入によってダイパッド101上に載置された半導体素子50に歪みを生じさせない。
【0050】
なお、サポートリード110の断面形状は、ダイパッド101の素子載置面の法線方向の剛性を向上させることができれば図7(C)に示す形状に限定されない。例えば、図7(D)に示すように、長手方向に平行に所定角度で折り曲げて略V字状断面とすることもできる。
【0051】
なお、本実施の形態において、ダイパッド101の下面は半導体素子の下面に露出していてもしていなくてもよい。また、ダイパッド101の素子載置面は図7(B)のようにサポートリード110やボンディングリード103の面に対してディプレス(depress)成形していなくてもよい。
【0052】
(実施の形態4)
本発明の実施の形態4の半導体装置を図面を用いて説明する。
【0053】
図8(A)は、本実施の形態の半導体装置に使用するリードフレーム形状を示した平面図である。図8(A)において、101は半導体素子が載置されるダイパッド、110はダイパッド101を両側で支持する一対のサポートリードである。ダイパッド101の素子載置面はサポートリード110に対してディプレス成形されている。なお、図面を簡略化するために、フレーム、ボンディングリードは省略している。また、図8(B)は図8(A)のA−A線に沿って切断した断面を矢印方向から見た断面図である。
【0054】
本実施の形態の半導体装置では、ダイパッド101の半導体素子が載置される面とは反対側の面101bの外周部に、面101bより階段状に引っ込んだ窪み部131が連続して形成されている。
【0055】
図8(C)は、ダイパッド101に半導体素子50を載置して金型で密封した状態を図8(A)のA−A線に相当する切断線で切断したときの窪み部131部分の拡大断面図である。図示したように、ダイパッド101の下面101bが下金型82の壁面に当接するように金型内に密封される。なお、91は封止樹脂の注入方向を示す。
【0056】
本実施の形態では、ダイパッド101の下面の外周部に下面101bより引っ込んだ窪み部131が形成されているので、封止樹脂を注入し始めると、サポートリード110の下面側の樹脂は比較的早い段階に窪み部131と下金型82とによって形成される空間131aに入り込む。空間131a内に高圧に充填された樹脂はもはや行き場を失うから固化し始める。この結果、ダイパッド101と下金型82とが固着される。このように、金型内に樹脂が完全に充填される以前の比較的早い段階でダイパッド101が下金型82に固定されるので、その後の樹脂の注入によってダイパッド101が変位したり、変形したりすることがない。従って、樹脂封止時の樹脂のダイパッド101の浮き上がりを防止でき、ダイパッド101の下面101bに樹脂層が形成されにくく、ダイパッド101の下面101bを半導体装置の樹脂表面近傍に、好ましくは半導体装置の下面に露出させて配置することができる。また、樹脂注入によってダイパッド101上に載置された半導体素子50に歪みを生じないので、品質の安定した半導体装置が得られる。
【0057】
上記において、窪み部131は、例えばコイニングによって形成することができる。この方法で形成される窪み部131の面101bからの引っ込み量(窪み部131に対する面101bの突出量) は通常3〜10μm程度である。
【0058】
図9(A)は、本実施の形態の半導体装置に使用するリードフレーム形状の別の例を示した平面図である。図9(A)において、101は半導体素子が載置されるダイパッド、110はダイパッド101を両側で支持する一対のサポートリードである。なお、図面を簡略化するために、フレーム、ボンディングリードは省略している。また、図9(B)は図9(A)のA−A線に沿って切断した断面を矢印方向から見た断面図である。
【0059】
図9が図8と異なるのは、窪み部131の形成方法である。図9では、剪断応力を作用させて、即ち、半切断状態とすることにより、窪み部131を形成している。このため、ダイパッド101の素子載置面101a側の外周部に、素子載置面101aより突出した階段状の突出部132が形成される。この方法で形成される窪み部131の面101bからの引っ込み量(窪み部131に対する面101bの突出量)Hは図8の場合より大きくすることができ、通常30〜60μm程度である。
【0060】
図9の場合も、図8で説明したのと同様の効果が得られる。
【0061】
(実施の形態5)
本発明の実施の形態5の半導体装置を図面を用いて説明する。
【0062】
図10(A)は、本実施の形態の半導体装置に使用するリードフレーム形状を示した平面図である。図10(A)において、101は半導体素子が載置されるダイパッド、110はダイパッド101を両側で支持する一対のサポートリードである。ダイパッド101の素子載置面はサポートリード110に対してディプレス成形されている。なお、図面を簡略化するために、フレーム、ボンディングリードは省略している。また、図10(B)は図10(A)のA−A線に沿って切断した断面を矢印方向から見た断面図である。
【0063】
本実施の形態の半導体装置では、ダイパッド101の半導体素子が載置される面とは反対側の面101bの内周部に、面101bより引っ込んだ窪み部133が形成されている。換言すれば、下面の外周部101bを階段状に突出して形成してある。
【0064】
図10(C)は、ダイパッド101に半導体素子50を載置して金型で密封した状態を図10(A)のA−A線に相当する切断線で切断したときの面101b及び窪み部133部分の拡大断面図である。図示したように、ダイパッド101の突出した面101bが下金型82の壁面に当接するように金型内に密封される。なお、91は封止樹脂の注入方向を示す。
【0065】
本実施の形態では、封止樹脂を注入し始めると、サポートリード110の下面側の樹脂は比較的早い段階にダイパッド101をわずかに上方に変位させて、ダイパッド101の下面101bと下金型82との間にできたわずかなすき間に入り込む。そして、樹脂は高圧の封止圧力を受けて進行する。その後、封止樹脂が窪み部133と下金型82との間に形成される空間133aに到達すると、封止樹脂が受ける圧力をは急激に低下する。この樹脂圧力の急激な低下がダイパッド101を下金型82に密着させるように作用する。この結果、樹脂封止時のダイパッド101の浮き上がりや変形が防止できる。よって、樹脂注入によってダイパッド101上に載置された半導体素子50に歪みを生じないので、品質の安定した半導体装置が得られる。
【0066】
図10に示した窪み部133は、コイニングによって形成している。この方法で形成される窪み部133の面101bからの引っ込み量(窪み部133に対する面101bの突出量)Hは通常3〜10μm程度である。
【0067】
なお、窪み部133の形成方法はコイニングに限定されない。例えば、図9に示した窪み部131と同様に剪断応力を作用させて形成してもよい。
【0068】
(実施の形態6)
本発明の実施の形態6の半導体装置の製造方法を図面を用いて説明する。
【0069】
図11(A)は、本実施の形態の半導体装置に使用するリードフレームを樹脂封止金型に装着した状態を概念的に示した平面図である。図11(A)において、101は半導体素子が載置されるダイパッド、110はダイパッド101を両側で支持する一対のサポートリードである。ダイパッド101の素子載置面はサポートリード110に対してディプレス成形されている。なお、図面を簡略化するために、ダイパッド101と下金型82との関係のみを示しており、半導体素子、フレーム、ボンディングリードは省略している。また、図11(B)は図11(A)のA−A線に沿って切断した断面を矢印方向から見た断面図である。なお、91は封止樹脂の注入方向を示す。
【0070】
本実施の形態のダイパッド101の下面の外周部には、図8に示したように、下面101bより階段状に引っ込んだ窪み部131が連続して形成されている。また、下金型82には、窪み部131に対応する位置に、突出部83が平面形状が略矩形状に形成されている。窪み部131の幅は突出部83の幅より広く、突出部83は窪み部131の幅方向の略中央部に形成されているので、突出部83より外側には、窪み部131と下金型82とによって形成される空間131aが形成され、突出部83より内側には、窪み部131と下金型82とによって形成される空間131bが形成される。下金型82の基準面からの突出部83の突出高さは、窪み部131のダイパッド101の下面101bからの引っ込み量と略同一である。
【0071】
本実施の形態では、ダイパッド101の下面の外周部に窪み部131が形成されているので、封止樹脂を注入し始めると、サポートリード110の下面側の樹脂は比較的早い段階に窪み部131と下金型82とによって形成される空間131aに入り込む。空間131a内に高圧に充填された樹脂の一部は行き場を失い固化し始める。また、残りの樹脂はダイパッド101をわずかに上方に変位させて、窪み部131の下面と突出部83の上面との間にできたわずかなすき間に入り込む。そして、樹脂は高圧の封止圧力を受けて進行する。その後、封止樹脂が空間131bに到達すると、封止樹脂が受ける圧力は急激に低下する。この樹脂圧力の急激な低下がダイパッド101を下金型82に密着させるように作用する。このように、本実施の形態では、空間131aは実施の形態4の空間131aと同様に作用し、空間131bは実施の形態5の空間133aと同様に作用する。これら空間131a,131bの相乗効果により、ダイパッド101の変位や変形を防止できる。従って、ダイパッド101の下面101bに樹脂層が形成されにくく、ダイパッド101の下面101bを半導体装置の樹脂表面近傍に、好ましくは半導体装置の下面に露出させて配置することができる。また、樹脂注入によってダイパッド101上に載置された半導体素子50に歪みを生じないので、品質の安定した半導体装置が得られる。
【0072】
図12(A)は、本実施の形態の別の構成例における半導体装置に使用するリードフレームを樹脂封止金型に装着した状態を概念的に示した平面図である。図12(A)において、101は半導体素子が載置されるダイパッド、110はダイパッド101を両側で支持する一対のサポートリードである。なお、図面を簡略化するために、ダイパッド101と下金型82との関係のみを示しており、半導体素子、フレーム、ボンディングリードは省略している。また、図12(B)は図12(A)のA−A線に沿って切断した断面を矢印方向から見た断面図である。なお、91は封止樹脂の注入方向を示す。
【0073】
図12は図11と以下の点で相違する。
【0074】
図12では、下金型82の突出部83の内側に、突出部83と隣接して溝84が平面形状が略矩形状に形成されている。このため、突出部83より内側の、窪み部131と溝84とによって形成される空間131cは、図11の空間131bより大きい。このため、封止樹脂が空間131cに到達したときの圧力低下量は図11の場合より多くなり、また、そのような現象の継続時間も長くなる。よって、図11の場合に比べてダイパッド101の変位や変形をより確実に防止できる。
【0075】
図12において、窪み部131のダイパッド101の下面101bからの引っ込み量と、下金型82の面101bとの対向面からの突出部83の突出高さとは同一である必要はなく、前者をわずかに小さくしておいてもよい。即ち、図12(B)に示すように、突出部83と窪み部131とを当接させたときに、ダイパッド101の下面101bと下金型82との間に厚みHの空間が形成されていてもよい。上記のように、図12の場合には、図11の場合に比べてダイパッド101の下金型82への吸着効果がより強く発現するから、両面間隔Hは樹脂封止時にはほとんど零となる。よって、図12の場合には、窪み部131のダイパッド101の下面101bからの引っ込み量と、下金型82の面101bとの対向面からの突出部83の突出高さとは必ずしも一致させておかなくても、ダイパッド101の下面101bを半導体装置の樹脂層表面近傍に、好ましくは半導体装置の下面に露出させて配置することができる。このため、突出部83や窪み部131の加工精度を緩和することができる。
【0076】
(実施の形態7)
本発明の実施の形態7の半導体装置の製造方法を図面を用いて説明する。
【0077】
図13は、本実施の形態においてリードフレームを樹脂封止金型内に密封した状態を示した断面図である。図13において、50は半導体素子、81,82はそれぞれ上金型、下金型、101はダイパッド、110はサポートリードである。ダイパッド101の素子載置面はサポートリード110に対してディプレス成形されている。
【0078】
本実施の形態では、ダイパッド101の下面が当接する下金型82の当接領域内に吸引孔85を設け、ダイパッド101を真空吸引して下金型82に密着固定させている。このような状態で封止樹脂を注入すれば、ダイパッド101の浮き上がりや変形を防止することができる。従って、ダイパッド101の下面を半導体装置の樹脂表面近傍に、好ましくは半導体装置の下面に露出させて配置することができる。また、樹脂注入によってダイパッド101上に載置された半導体素子50に歪みを生じないので、品質の安定した半導体装置が得られる。
【0079】
なお、吸引孔85の、ダイパッド101と接する部分には、密着性と耐熱性等が良好な、例えばシリコン系ゴムを使用することが好ましい。
【0080】
また、吸引孔85の配置や個数などはダイパッド101の大きさや必要な吸着力等を考慮して決定することができる。
【0081】
本発明の半導体装置及び半導体装置の製造方法は、上記の実施の形態1〜7をそれぞれ単独で実施してもよく、またこれらを適宜組み合わせて実施してもよい。
【0082】
【発明の効果】
以上のように、本発明によれば、樹脂封止時のダイパッドの変位や半導体素子の残留歪みを防止することができ、安定した品質の半導体装置を提供できる。
【図面の簡単な説明】
【図1】本発明の実施の形態1の半導体装置の一製造工程を示した図であり、図1(A)は平面図、図1(B)は図1(A)の一点鎖線で示したA−A線に沿って階段状に切断した断面を矢印方向から見た組み合わせ断面図である。
【図2】サポートリードに形成された突出部の構成を示した図であり、図2(A)は部分拡大平面図、図2(B)は部分拡大側面図である。
【図3】本発明の実施の形態1の半導体装置の一製造工程を示した図であり、図3(A)は平面図、図3(B)は図3(A)の一点鎖線で示したA−A線に沿って階段状に切断した断面を矢印方向から見た組み合わせ断面図である。
【図4】本発明の実施の形態1の半導体装置の製造工程を示した組み合わせ断面図である。
【図5】サポートリードの別の構成の突出部を示した図であり、図5(A)は突出部の形成方法を説明するための部分拡大平面図、図5(B)は突出部形成後の状態を示した部分拡大側面図である。
【図6】本発明の実施の形態2の半導体装置の製造工程を説明するための図であり、図6(A)はリードフレーム形状を示した平面図、図6(B)は上下金型で密封した状態を示した断面図である。
【図7】本発明の実施の形態3の半導体装置に使用されるリードフレーム形状を示した図であり、図7(A)は平面図、図7(B)は側面図、図7(C)は図7(B)のB−B線における断面図、図7(D)は別の構成例を示した断面図である。
【図8】図8(A)は、本発明の実施の形態4の半導体装置に使用されるリードフレーム形状を示した平面図、図8(B)は図8(A)のA−A線における断面図、図8(C)は金型で密封した状態の部分拡大断面図である。
【図9】図9(A)は、本発明の実施の形態4の半導体装置に使用される別のリードフレーム形状を示した平面図、図9(B)は図9(A)のA−A線における断面図である。
【図10】図10(A)は、本発明の実施の形態5の半導体装置に使用されるリードフレーム形状を示した平面図、図10(B)は図10(A)のA−A線における断面図、図10(C)は金型で密封した状態の部分拡大断面図である。
【図11】図11(A)は、本発明の実施の形態6の半導体装置に使用されるリードフレームを樹脂封止金型に装着した状態を示した概念平面図、図11(B)は図11(A)のA−A線における断面図である。
【図12】図12(A)は、本発明の実施の形態6の半導体装置に使用される別のリードフレームを樹脂封止金型に装着した状態を示した概念平面図、図12(B)は図12(A)のA−A線における断面図である。
【図13】本発明の実施の形態7のリードフレームを樹脂封止金型内に密封した状態を示した断面図である。
【図14】従来の半導体装置の一製造工程を示した図であり、図14(A)は平面図、図14(B)は図14(A)の一点鎖線で示したA−A線に沿って階段状に切断した断面を矢印方向から見た組み合わせ断面図である。
【図15】従来の半導体装置の一製造工程を示した図であり、図15(A)は平面図、図15(B)は図15(A)の一点鎖線で示したA−A線に沿って階段状に切断した断面を矢印方向から見た組み合わせ断面図である。
【図16】従来の半導体装置の製造工程を示した組み合わせ断面図である。
【符号の説明】
50 半導体素子
81 上金型
82 下金型
84 溝
85 吸引孔
90 封止樹脂
91 樹脂注入方向
100 フレーム
101 ダイパッド
101a ダイパッド上面(素子載置面)
101b ダイパッド下面
103 ボンディングリード
105 ワイヤ
110 サポートリード
111 開口
112 突出部
113 開口
114 突出部
121 開口
122 第2の突出部
131 窪み部
131a、131b、131c 空間
132 突出部
133 窪み部
133a 空間
900 フレーム
901 ダイパッド
903 ボンディングリード
905 ワイヤ
910 サポートリード
950 半導体素子
981 上金型
982 下金型
990 封止樹脂
991 注入方向

Claims (2)

  1. 金属平板を用いてダイパッドとサポートリードとを一体に形成する工程と、
    前記ダイパッドの外周部に窪み部を形成する工程と、
    前記ダイパッドの、前記窪み部の形成面とは反対側の面に半導体素子を載置する工程と、
    前記ダイパッド、前記サポートリード、及び前記半導体素子を金型内に収納し、前記ダイパッドの前記窪み部を形成した側の面を前記金型の内壁面に当接させながら樹脂を前記窪み部と前記金型の内壁面とによって形成された空間に入り込ませた後、前記樹脂を前記金型内に充填させる工程とを有することを特徴とする半導体装置の製造方法。
  2. 前記ダイパッドの外周部に窪み部を形成する工程では、前記ダイパッドの全外周部に窪み部を形成することを特徴とする請求項に記載の半導体装置の製造方法。
JP35644699A 1999-12-15 1999-12-15 半導体装置及び半導体装置の製造方法 Expired - Fee Related JP3602997B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP35644699A JP3602997B2 (ja) 1999-12-15 1999-12-15 半導体装置及び半導体装置の製造方法
TW089125846A TW466730B (en) 1999-12-15 2000-12-05 Semiconductor device and method for manufacturing the same
US09/736,971 US6633077B2 (en) 1999-12-15 2000-12-14 Semiconductor device and method for manufacturing the same
US09/736,971 US20010015482A1 (en) 1999-12-15 2001-03-26 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP35644699A JP3602997B2 (ja) 1999-12-15 1999-12-15 半導体装置及び半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2004168845A Division JP3647448B2 (ja) 2004-06-07 2004-06-07 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2001177035A JP2001177035A (ja) 2001-06-29
JP3602997B2 true JP3602997B2 (ja) 2004-12-15

Family

ID=18449056

Family Applications (1)

Application Number Title Priority Date Filing Date
JP35644699A Expired - Fee Related JP3602997B2 (ja) 1999-12-15 1999-12-15 半導体装置及び半導体装置の製造方法

Country Status (3)

Country Link
US (2) US6633077B2 (ja)
JP (1) JP3602997B2 (ja)
TW (1) TW466730B (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法
JP4387654B2 (ja) * 2002-10-10 2009-12-16 パナソニック株式会社 半導体装置およびその製造方法
US6921967B2 (en) * 2003-09-24 2005-07-26 Amkor Technology, Inc. Reinforced die pad support structure
EP1557881A1 (en) * 2004-01-23 2005-07-27 STMicroelectronics S.r.l. A lead-frame for electronic devices with extruded pads
JP4401253B2 (ja) * 2004-06-30 2010-01-20 Necエレクトロニクス株式会社 電子部品用パッケージ及びそれを用いた半導体装置
JP5180495B2 (ja) * 2007-03-14 2013-04-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2008270661A (ja) * 2007-04-24 2008-11-06 Mitsui High Tec Inc リードフレームおよびリードフレームの製造方法ならびに半導体装置および半導体装置の製造方法
JP2012004605A (ja) * 2011-10-05 2012-01-05 Mitsui High Tec Inc リードフレームおよびリードフレームの製造方法ならびに半導体装置および半導体装置の製造方法
JP2013175795A (ja) * 2013-06-12 2013-09-05 Mitsui High Tec Inc リードフレームの製造方法
US9704639B2 (en) * 2014-11-07 2017-07-11 Solantro Semiconductor Corp. Non-planar inductive electrical elements in semiconductor package lead frame
JP7030481B2 (ja) * 2017-11-10 2022-03-07 エイブリック株式会社 樹脂封止金型および半導体装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5397915A (en) * 1991-02-12 1995-03-14 Matsushita Electronics Corporation Semiconductor element mounting die pad including a plurality of extending portions
US5214307A (en) * 1991-07-08 1993-05-25 Micron Technology, Inc. Lead frame for semiconductor devices having improved adhesive bond line control
JP3220264B2 (ja) * 1992-12-01 2001-10-22 株式会社東芝 半導体装置
US5578871A (en) * 1994-10-18 1996-11-26 Fierkens; Richard H. J. Integrated circuit package and method of making the same
KR0179803B1 (ko) * 1995-12-29 1999-03-20 문정환 리드노출형 반도체 패키지
JP3870301B2 (ja) * 1996-06-11 2007-01-17 ヤマハ株式会社 半導体装置の組立法、半導体装置及び半導体装置の連続組立システム
KR100231086B1 (ko) * 1996-09-06 1999-11-15 윤종용 관통 슬릿이 형성된 다이패드를 포함하는 반도체 칩 패키지
KR100235308B1 (ko) * 1997-06-30 1999-12-15 윤종용 2중 굴곡된 타이바와 소형 다이패드를 갖는 반도체 칩 패키지
US6072230A (en) * 1997-09-09 2000-06-06 Texas Instruments Incorporated Exposed leadframe for semiconductor packages and bend forming method of fabrication
KR100293815B1 (ko) * 1998-06-30 2001-07-12 박종섭 스택형 패키지
US6075283A (en) * 1998-07-06 2000-06-13 Micron Technology, Inc. Downset lead frame for semiconductor packages
US6303985B1 (en) * 1998-11-12 2001-10-16 Micron Technology, Inc. Semiconductor lead frame and package with stiffened mounting paddle
KR100299384B1 (ko) * 1998-12-16 2001-10-29 박종섭 볼 그리드 어레이 패키지

Also Published As

Publication number Publication date
US6633077B2 (en) 2003-10-14
JP2001177035A (ja) 2001-06-29
US20010015482A1 (en) 2001-08-23
TW466730B (en) 2001-12-01

Similar Documents

Publication Publication Date Title
JP5004601B2 (ja) パッケージ部品の製造方法および半導体装置の製造方法
US6410979B2 (en) Ball-grid-array semiconductor device with protruding terminals
US5091341A (en) Method of sealing semiconductor device with resin by pressing a lead frame to a heat sink using an upper mold pressure member
US20030001289A1 (en) Resin-sealed semiconductor device and manufacturing method thereof
JP3602997B2 (ja) 半導体装置及び半導体装置の製造方法
JP3026426B2 (ja) 樹脂封止型半導体装置とその製造方法及びその金型構造
JP4525277B2 (ja) 半導体装置
US10804118B2 (en) Resin encapsulating mold and method of manufacturing semiconductor device
JP3339173B2 (ja) リードフレーム及びその製造方法及びそれを用いた半導体装置
JP4537774B2 (ja) リードフレームの製造方法
JP4418373B2 (ja) 半導体装置
JP2001035961A (ja) 半導体装置及びその製造方法
JP3647448B2 (ja) 半導体装置及び半導体装置の製造方法
JP4296685B2 (ja) 半導体パッケージとその製造方法
JPH09139455A (ja) リードフレームおよびそれを用いた半導体装置
JPH10284516A (ja) 半導体装置およびその製造方法
JP3229816B2 (ja) 樹脂封止型半導体装置の製造方法
JP2011238963A (ja) パッケージ部品の製造方法
JP2000260929A (ja) 表面実装用薄型パッケージ
JP3111759B2 (ja) リードフレームおよびリードフレームの製造方法
JPH06151487A (ja) 半導体装置の製造方法
JPH1154686A (ja) リードフレームおよびこれを用いた半導体パッケージ
JP2582534B2 (ja) 半導体装置の製造方法
JP3805933B2 (ja) リードフレームのアイランド構造
KR200168180Y1 (ko) 반도체 전극용 리드 프레임

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040323

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040407

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040607

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040630

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040824

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040913

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040927

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081001

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091001

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101001

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111001

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121001

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131001

Year of fee payment: 9

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees