JPH09139455A - リードフレームおよびそれを用いた半導体装置 - Google Patents
リードフレームおよびそれを用いた半導体装置Info
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Abstract
(57)【要約】
【課題】本発明は、半導体チップの二方向にリードが設
けられたＬＯＣ構造の半導体パッケージ装置において、
反りの発生を低減できるようにすることを最も主要な特
徴とする。 【解決手段】たとえば、半導体チップ１１の対向する二
方向にそれぞれ配設された複数のリード３１と、上記半
導体チップ１１の対向する他の二方向にそれぞれ設けら
れたダミーフレーム３２とを有してリードフレーム３０
を形成する。そして、このリードフレーム３０上に半導
体チップ１１を搭載する際に、ダミーフレーム３２のそ
れぞれをディプレスし、チップ１１が存在しない部分
の、モールド樹脂５１の上下の中心位置よりも下方に配
置する。これにより、チップ１１が存在しない部分での
反りを相殺する構成となっている。
けられたＬＯＣ構造の半導体パッケージ装置において、
反りの発生を低減できるようにすることを最も主要な特
徴とする。 【解決手段】たとえば、半導体チップ１１の対向する二
方向にそれぞれ配設された複数のリード３１と、上記半
導体チップ１１の対向する他の二方向にそれぞれ設けら
れたダミーフレーム３２とを有してリードフレーム３０
を形成する。そして、このリードフレーム３０上に半導
体チップ１１を搭載する際に、ダミーフレーム３２のそ
れぞれをディプレスし、チップ１１が存在しない部分
の、モールド樹脂５１の上下の中心位置よりも下方に配
置する。これにより、チップ１１が存在しない部分での
反りを相殺する構成となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、たとえばリード
フレームおよびそれを用いた半導体装置に関するもの
で、特に、半導体チップの二方向にリードが設けられた
ＬＯＣ（lead on chip）構造の半導体パッケージ装置に
用いられるものである。
フレームおよびそれを用いた半導体装置に関するもの
で、特に、半導体チップの二方向にリードが設けられた
ＬＯＣ（lead on chip）構造の半導体パッケージ装置に
用いられるものである。
【０００２】
【従来の技術】近年、メモリチップをパッケージングし
てなる半導体メモリ製品は高密度化・高機能化の期待が
大きく、また、メモリ領域を複数に分割してなる、いわ
ゆる多ビット製品といった付加価値の高い製品の要求が
高まってきている。
てなる半導体メモリ製品は高密度化・高機能化の期待が
大きく、また、メモリ領域を複数に分割してなる、いわ
ゆる多ビット製品といった付加価値の高い製品の要求が
高まってきている。
【０００３】このような期待や要求に対して、メモリチ
ップはますます大型化する傾向にあり、その反面、パッ
ケージはＬＯＣ構造の採用などにより小型化が進められ
ている。
ップはますます大型化する傾向にあり、その反面、パッ
ケージはＬＯＣ構造の採用などにより小型化が進められ
ている。
【０００４】図４は、上記した半導体メモリ製品を例
に、従来の半導体パッケージ装置の概略構成を示すもの
である。なお、同図（ａ）は半導体パッケージ装置のパ
ッケージ内を透視して示す平面図であり、同図（ｂ）は
同じく図（ａ）のVb−Vb線に沿う断面図である。
に、従来の半導体パッケージ装置の概略構成を示すもの
である。なお、同図（ａ）は半導体パッケージ装置のパ
ッケージ内を透視して示す平面図であり、同図（ｂ）は
同じく図（ａ）のVb−Vb線に沿う断面図である。
【０００５】この半導体パッケージ装置は、たとえば、
センタパッド構造の半導体チップ１の表面にテープ２を
介してリードフレームの各リード３が接着され、その半
導体チップ１の表面にて、各リード３のインナリード部
３ａと上記半導体チップ１の各電極パッド１ａとがボン
ディングワイヤ４により個々に接続されて、ＬＯＣ構造
が実現されている。
センタパッド構造の半導体チップ１の表面にテープ２を
介してリードフレームの各リード３が接着され、その半
導体チップ１の表面にて、各リード３のインナリード部
３ａと上記半導体チップ１の各電極パッド１ａとがボン
ディングワイヤ４により個々に接続されて、ＬＯＣ構造
が実現されている。
【０００６】そして、その接続部を含んで、上記半導体
チップ１の周囲がモールド樹脂５によって封止されてな
る構成とされている。しかしながら、ＬＯＣ構造を採用
した半導体パッケージ装置の場合、半導体チップ１の下
部にはベッドが存在しないため、モールド樹脂５の半導
体チップ１の下部の樹脂厚とリード３の上部の樹脂厚と
が異なることにより、反りが発生しやすいという問題が
あった。
チップ１の周囲がモールド樹脂５によって封止されてな
る構成とされている。しかしながら、ＬＯＣ構造を採用
した半導体パッケージ装置の場合、半導体チップ１の下
部にはベッドが存在しないため、モールド樹脂５の半導
体チップ１の下部の樹脂厚とリード３の上部の樹脂厚と
が異なることにより、反りが発生しやすいという問題が
あった。
【０００７】特に、メモリ領域を複数に分割してなる多
ビット製品においては、単一ビット製品よりもリードの
ピン数が多くなるため、半導体チップ１の対向する二方
向から各リード３のアウタリード部３ｂを引き出すよう
な構成とした場合、その方向のモールド樹脂５のサイズ
が極端に長くなる。
ビット製品においては、単一ビット製品よりもリードの
ピン数が多くなるため、半導体チップ１の対向する二方
向から各リード３のアウタリード部３ｂを引き出すよう
な構成とした場合、その方向のモールド樹脂５のサイズ
が極端に長くなる。
【０００８】すると、半導体チップ１が存在する部分と
存在しない部分とができ、各部分の断面構造の違いか
ら、それぞれ発生する反りの形状も異なってくる。すな
わち、半導体チップ１が存在する部分では、半導体チッ
プ１の下部の樹脂厚とリード３の上部の樹脂厚とが異な
る（通常、半導体チップ１の下部の方がリード３の上部
よりも厚く形成される）ため、凹状に反りが発生する。
存在しない部分とができ、各部分の断面構造の違いか
ら、それぞれ発生する反りの形状も異なってくる。すな
わち、半導体チップ１が存在する部分では、半導体チッ
プ１の下部の樹脂厚とリード３の上部の樹脂厚とが異な
る（通常、半導体チップ１の下部の方がリード３の上部
よりも厚く形成される）ため、凹状に反りが発生する。
【０００９】一方、半導体チップ１が存在しない部分で
は、パッケージ断面の中央よりも上側にリード３が存在
するため、凸状の反りが発生する。このような複雑な反
りの発生は、クラック発生の要因となるなど、製品化に
おいて、好ましいものではない。
は、パッケージ断面の中央よりも上側にリード３が存在
するため、凸状の反りが発生する。このような複雑な反
りの発生は、クラック発生の要因となるなど、製品化に
おいて、好ましいものではない。
【００１０】
【発明が解決しようとする課題】上記したように、従来
においては、ＬＯＣ構造を採用することによりパッケー
ジサイズを小型化できるが、反りが発生しやすいという
問題があった。そこで、この発明は、反りの発生を低減
することが可能なリードフレームおよびそれを用いた半
導体装置を提供することを目的としている。
においては、ＬＯＣ構造を採用することによりパッケー
ジサイズを小型化できるが、反りが発生しやすいという
問題があった。そこで、この発明は、反りの発生を低減
することが可能なリードフレームおよびそれを用いた半
導体装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明のリードフレームにあっては、半導体チ
ップの対向する二方にそれぞれ配設され、前記半導体チ
ップの表面にて、当該チップ上の電極パッドと個々に接
続されるインナリード部、および、各インナリード部よ
りそれぞれ延長されたアウタリード部からなる複数のリ
ード端子と、このリード端子が存在しない、前記半導体
チップの対向する他の二方にそれぞれ設けられたフレー
ム部とから構成されている。
めに、この発明のリードフレームにあっては、半導体チ
ップの対向する二方にそれぞれ配設され、前記半導体チ
ップの表面にて、当該チップ上の電極パッドと個々に接
続されるインナリード部、および、各インナリード部よ
りそれぞれ延長されたアウタリード部からなる複数のリ
ード端子と、このリード端子が存在しない、前記半導体
チップの対向する他の二方にそれぞれ設けられたフレー
ム部とから構成されている。
【００１２】また、この発明の半導体装置にあっては、
表面に電極パッドが設けられた半導体チップと、この半
導体チップの対向する二方にそれぞれ配設され、前記半
導体チップの表面にて、当該チップ上の電極パッドと個
々に接続されるインナリード部、各インナリード部より
それぞれ延長されたアウタリード部からなる複数のリー
ド端子、および、このリード端子が存在しない、前記半
導体チップの対向する他の二方にそれぞれ設けられたフ
レーム部を有してなるリードフレームと、このリードフ
レームの、前記フレーム部および前記リード端子のイン
ナリード部を少なくとも含んで、前記半導体チップの周
囲を封止する封止体とから構成されている。
表面に電極パッドが設けられた半導体チップと、この半
導体チップの対向する二方にそれぞれ配設され、前記半
導体チップの表面にて、当該チップ上の電極パッドと個
々に接続されるインナリード部、各インナリード部より
それぞれ延長されたアウタリード部からなる複数のリー
ド端子、および、このリード端子が存在しない、前記半
導体チップの対向する他の二方にそれぞれ設けられたフ
レーム部を有してなるリードフレームと、このリードフ
レームの、前記フレーム部および前記リード端子のイン
ナリード部を少なくとも含んで、前記半導体チップの周
囲を封止する封止体とから構成されている。
【００１３】この発明のリードフレームおよびそれを用
いた半導体装置によれば、リードフレームのフレーム部
によって、半導体チップが存在しない部分での反りを相
殺できるようになる。これにより、半導体チップが存在
しない部分での反りの発生を抑えることが可能となるも
のである。
いた半導体装置によれば、リードフレームのフレーム部
によって、半導体チップが存在しない部分での反りを相
殺できるようになる。これにより、半導体チップが存在
しない部分での反りの発生を抑えることが可能となるも
のである。
【００１４】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、本発明の実施の
一形態にかかる、半導体チップの二方向にリードが設け
られたＬＯＣ（lead on chip）構造の、半導体パッケー
ジ装置の概略構成を示すものである。なお、同図（ａ）
は半導体パッケージ装置のパッケージ内を透視して示す
平面図であり、同図（ｂ）は同じく図（ａ）のIb−Ib線
に沿う断面図である。
いて図面を参照して説明する。図１は、本発明の実施の
一形態にかかる、半導体チップの二方向にリードが設け
られたＬＯＣ（lead on chip）構造の、半導体パッケー
ジ装置の概略構成を示すものである。なお、同図（ａ）
は半導体パッケージ装置のパッケージ内を透視して示す
平面図であり、同図（ｂ）は同じく図（ａ）のIb−Ib線
に沿う断面図である。
【００１５】この装置は、たとえば、半導体チップ１１
の表面にテープ２１を介してリードフレーム３０の各リ
ード３１が接着され、その半導体チップ１１の表面に
て、各リード３１のインナリード部３１ａと上記半導体
チップ１１の各電極パッド１１ａとがボンディングワイ
ヤ４１により個々に接続されて、ＬＯＣ構造が実現され
ている。
の表面にテープ２１を介してリードフレーム３０の各リ
ード３１が接着され、その半導体チップ１１の表面に
て、各リード３１のインナリード部３１ａと上記半導体
チップ１１の各電極パッド１１ａとがボンディングワイ
ヤ４１により個々に接続されて、ＬＯＣ構造が実現され
ている。
【００１６】そして、その接続部の周辺を含んで、上記
半導体チップ１１の周囲がモールド樹脂５１によって封
止されてなる構成とされている。また、上記半導体チッ
プ１１の対向する二方向において、上記各リード３１
の、インナリード部３１ａよりそれぞれ延長されて、上
記モールド樹脂５１の外周に引き出されたアウタリード
部３１ｂは、それぞれ所定の形状にフォーミングされて
いる。
半導体チップ１１の周囲がモールド樹脂５１によって封
止されてなる構成とされている。また、上記半導体チッ
プ１１の対向する二方向において、上記各リード３１
の、インナリード部３１ａよりそれぞれ延長されて、上
記モールド樹脂５１の外周に引き出されたアウタリード
部３１ｂは、それぞれ所定の形状にフォーミングされて
いる。
【００１７】さらに、上記半導体チップ１１の対向する
他の二方向において、上記各リード３１および上記半導
体チップ１１の存在しないエリアには、それぞれ、その
エリア内に延在された台形状のダミーフレーム（フレー
ム部）３２が設けられている。
他の二方向において、上記各リード３１および上記半導
体チップ１１の存在しないエリアには、それぞれ、その
エリア内に延在された台形状のダミーフレーム（フレー
ム部）３２が設けられている。
【００１８】このダミーフレーム３２は、少なくとも、
上記モールド樹脂５１の上下の中心位置よりも下方に配
置されることにより、そこに発生する反りを相殺できる
ようになっている。
上記モールド樹脂５１の上下の中心位置よりも下方に配
置されることにより、そこに発生する反りを相殺できる
ようになっている。
【００１９】上記半導体チップ１１は、たとえば、１６
Ｍ程度のメモリ容量を有する半導体メモリチップであ
り、略正方形状に形成された表面の、その略中心線に沿
って交互に複数の電極パッド１１ａが配設された、いわ
ゆるセンタパッド構造とされている。
Ｍ程度のメモリ容量を有する半導体メモリチップであ
り、略正方形状に形成された表面の、その略中心線に沿
って交互に複数の電極パッド１１ａが配設された、いわ
ゆるセンタパッド構造とされている。
【００２０】上記リードフレーム３０は、たとえば、金
属薄板をエッチング加工または打ち抜き加工して所定の
形状に形成されるもので、上記半導体チップ１１の対向
する二方向にそれぞれ配設された複数のリード３１と、
各方向のリード３１が存在しない、上記半導体チップ１
１の対向する他の二方向にそれぞれ設けられた台形状の
ダミーフレーム３２とを有してなる構成とされている。
属薄板をエッチング加工または打ち抜き加工して所定の
形状に形成されるもので、上記半導体チップ１１の対向
する二方向にそれぞれ配設された複数のリード３１と、
各方向のリード３１が存在しない、上記半導体チップ１
１の対向する他の二方向にそれぞれ設けられた台形状の
ダミーフレーム３２とを有してなる構成とされている。
【００２１】リード３１のそれぞれは、上記半導体チッ
プ１１上の電極パッド１１ａと個々に接続されるインナ
リード部３１ａ、および、各インナリード部３１ａより
延長されたアウタリード部３１ｂからなっている。
プ１１上の電極パッド１１ａと個々に接続されるインナ
リード部３１ａ、および、各インナリード部３１ａより
延長されたアウタリード部３１ｂからなっている。
【００２２】ダミーフレーム３２のそれぞれは、ディプ
レスにより吊りピン３３の部分で下方向に折り曲げられ
て、上記モールド樹脂５１の上下の中心位置よりも下方
に配置されるようになっている。
レスにより吊りピン３３の部分で下方向に折り曲げられ
て、上記モールド樹脂５１の上下の中心位置よりも下方
に配置されるようになっている。
【００２３】図２は、組み立て前の、上記リードフレー
ム３０の構成を概略的に示すものである。このリードフ
レーム３０は、たとえば、リード３１およびダミーフレ
ーム３２が一体化されて、長尺状の平坦な金属薄板上に
連続して形成されている。
ム３０の構成を概略的に示すものである。このリードフ
レーム３０は、たとえば、リード３１およびダミーフレ
ーム３２が一体化されて、長尺状の平坦な金属薄板上に
連続して形成されている。
【００２４】すなわち、リードフレーム３０のそれぞれ
において、上記リード３１は、たとえば、各インナリー
ド部３１ａが上記半導体チップ１１上の各電極パッド１
１ａの位置の近傍にそれぞれ対応して設けられ、各イン
ナリード部３１ａから延びるアウタリード部３１ｂが上
記リードフレーム３０のフレーム枠３０ａの対向する二
辺によってそれぞれ支持されている。
において、上記リード３１は、たとえば、各インナリー
ド部３１ａが上記半導体チップ１１上の各電極パッド１
１ａの位置の近傍にそれぞれ対応して設けられ、各イン
ナリード部３１ａから延びるアウタリード部３１ｂが上
記リードフレーム３０のフレーム枠３０ａの対向する二
辺によってそれぞれ支持されている。
【００２５】ダミーフレーム３２は、たとえば、上記リ
ードフレーム３０のフレーム枠３０ａに吊りピン３３に
よって支持され、フレーム形成後、つまり、パッケージ
組み立て前にディプレスにより吊りピン３３の部分で下
方向に折り曲げられるようになっている。
ードフレーム３０のフレーム枠３０ａに吊りピン３３に
よって支持され、フレーム形成後、つまり、パッケージ
組み立て前にディプレスにより吊りピン３３の部分で下
方向に折り曲げられるようになっている。
【００２６】次に、上記した半導体パッケージ装置の製
造プロセスについて簡単に説明する。まず、たとえば、
金属薄板をエッチング加工または打ち抜き加工して、リ
ード３１とダミーフレーム３２とを有する、所定形状の
リードフレーム３０を形成する。
造プロセスについて簡単に説明する。まず、たとえば、
金属薄板をエッチング加工または打ち抜き加工して、リ
ード３１とダミーフレーム３２とを有する、所定形状の
リードフレーム３０を形成する。
【００２７】この場合、各リード３１は、搭載すべき半
導体チップ１１のサイズ、ピン（電極パッド１１ａ）の
位置や個数などに応じて、半導体チップ１１の対向する
二方向にそれぞれ設けられる。ダミーフレーム３２は、
上記リード３１の存在しない、上記半導体チップ１１の
対向する他の二方向にそれぞれ設けられる。
導体チップ１１のサイズ、ピン（電極パッド１１ａ）の
位置や個数などに応じて、半導体チップ１１の対向する
二方向にそれぞれ設けられる。ダミーフレーム３２は、
上記リード３１の存在しない、上記半導体チップ１１の
対向する他の二方向にそれぞれ設けられる。
【００２８】そして、そのリードフレーム３０を吊りピ
ン３３の部分で折り曲げ、ダミーフレーム３２がモール
ド樹脂５１の上下の中心位置よりも下方になるようにデ
ィプレスする。
ン３３の部分で折り曲げ、ダミーフレーム３２がモール
ド樹脂５１の上下の中心位置よりも下方になるようにデ
ィプレスする。
【００２９】この後、リードフレーム３０の各リード３
１のインナリード部３１ａを、半導体チップ１１の表面
にテープ２１を介して接着する。そして、各インナリー
ド部３１ａと半導体チップ１１上の電極パッド１１ａと
を、ボンディングワイヤ４１を用いて接続する。
１のインナリード部３１ａを、半導体チップ１１の表面
にテープ２１を介して接着する。そして、各インナリー
ド部３１ａと半導体チップ１１上の電極パッド１１ａと
を、ボンディングワイヤ４１を用いて接続する。
【００３０】この状態において、リードフレーム３０上
に搭載された半導体チップ１１の周囲を図示していない
金型により挟持し、その金型内に樹脂を注入する。そし
て、その樹脂を熱などにより硬化させてモールド樹脂５
１を形成する。
に搭載された半導体チップ１１の周囲を図示していない
金型により挟持し、その金型内に樹脂を注入する。そし
て、その樹脂を熱などにより硬化させてモールド樹脂５
１を形成する。
【００３１】このとき、モールド樹脂５１内の、半導体
チップ１１が存在しないエリアには、そのモールド樹脂
５１の上下の中心位置よりも下方に位置して上記リード
フレーム３０のダミーフレーム３２が存在する。このた
め、半導体チップ１１が存在しないエリアに発生しよう
とする反りを相殺できるようになる。したがって、半導
体チップ１１が存在しないエリアでの反りの発生を抑え
ることが可能となる。
チップ１１が存在しないエリアには、そのモールド樹脂
５１の上下の中心位置よりも下方に位置して上記リード
フレーム３０のダミーフレーム３２が存在する。このた
め、半導体チップ１１が存在しないエリアに発生しよう
とする反りを相殺できるようになる。したがって、半導
体チップ１１が存在しないエリアでの反りの発生を抑え
ることが可能となる。
【００３２】モールド樹脂５１が完全に硬化した後、金
型を取り外し、さらに、フレーム枠３０ａを切り離す。
そして、各リード３１のアウタリード部３１ｂを所定形
状にホーミングすることにより、図１に示した半導体パ
ッケージ装置が完成される。
型を取り外し、さらに、フレーム枠３０ａを切り離す。
そして、各リード３１のアウタリード部３１ｂを所定形
状にホーミングすることにより、図１に示した半導体パ
ッケージ装置が完成される。
【００３３】表１は、反りの発生をシミュレーションし
た際の結果を、本発明の半導体パッケージ装置（本発明
装置）と従来装置とを比較して示すものである。なお、
ここでは、本発明装置および従来装置について、たとえ
ば、半導体チップ１１の厚さを２９０．０μｍ、テープ
２１の厚さを８７．５μｍ、リード３１の厚さを１２
５．０μｍ、ダミーフレーム３２のディプレス量（リー
ド３１からダミーフレーム３２までの高低差）を３４０
μｍ、モールド樹脂５１の厚さを１．０ｍｍとし、リー
ド３１上の樹脂厚をそれぞれ１５０、１６０、１７０、
１８０、１９０μｍとした場合の、モールド樹脂５１の
上下の高さの差（反り量）をシミュレーションした。
た際の結果を、本発明の半導体パッケージ装置（本発明
装置）と従来装置とを比較して示すものである。なお、
ここでは、本発明装置および従来装置について、たとえ
ば、半導体チップ１１の厚さを２９０．０μｍ、テープ
２１の厚さを８７．５μｍ、リード３１の厚さを１２
５．０μｍ、ダミーフレーム３２のディプレス量（リー
ド３１からダミーフレーム３２までの高低差）を３４０
μｍ、モールド樹脂５１の厚さを１．０ｍｍとし、リー
ド３１上の樹脂厚をそれぞれ１５０、１６０、１７０、
１８０、１９０μｍとした場合の、モールド樹脂５１の
上下の高さの差（反り量）をシミュレーションした。
【００３４】
【表１】
【００３５】この表からも明らかなように、リード３１
上の樹脂厚がいずれの場合においても、本発明装置の方
が従来装置に比して反りの発生（反り量）が小さくなる
ことが分かった。
上の樹脂厚がいずれの場合においても、本発明装置の方
が従来装置に比して反りの発生（反り量）が小さくなる
ことが分かった。
【００３６】上記したように、半導体パッケージ装置
の、半導体チップが存在しないエリアにおける反りを相
殺することができるようにしている。すなわち、半導体
チップの二方向にリードが設けられたＬＯＣ構造の半導
体パッケージ装置において、モールド樹脂内の、半導体
チップが存在しないエリアに台形状のダミーのフレーム
を配置するようにしている。これにより、半導体チップ
が存在しない部分での反りを相殺できるようになる。し
たがって、半導体チップの上下の樹脂厚が異なる場合に
おいても、半導体チップが存在しない部分での反りの発
生を抑えることが可能となるものである。
の、半導体チップが存在しないエリアにおける反りを相
殺することができるようにしている。すなわち、半導体
チップの二方向にリードが設けられたＬＯＣ構造の半導
体パッケージ装置において、モールド樹脂内の、半導体
チップが存在しないエリアに台形状のダミーのフレーム
を配置するようにしている。これにより、半導体チップ
が存在しない部分での反りを相殺できるようになる。し
たがって、半導体チップの上下の樹脂厚が異なる場合に
おいても、半導体チップが存在しない部分での反りの発
生を抑えることが可能となるものである。
【００３７】特に、所定のメモリ容量を有する半導体メ
モリチップを複数の領域に分割し、各領域ごとに駆動で
きるように構成してなる、ピン数の多い多ビット製品に
用いて好適である。
モリチップを複数の領域に分割し、各領域ごとに駆動で
きるように構成してなる、ピン数の多い多ビット製品に
用いて好適である。
【００３８】なお、上記した本発明の実施の一形態にお
いては、ダミーフレームを吊りピンによってフレーム枠
により支持するように構成した場合について説明した
が、これに限らず、たとえばダミーフレームを複数のリ
ードの最外側のリードに吊りピンにより支持させるよう
に構成することも可能である。
いては、ダミーフレームを吊りピンによってフレーム枠
により支持するように構成した場合について説明した
が、これに限らず、たとえばダミーフレームを複数のリ
ードの最外側のリードに吊りピンにより支持させるよう
に構成することも可能である。
【００３９】図３は、この発明の実施の他の形態にかか
る、半導体パッケージ装置の例を概略的に示すものであ
る。この場合、ダミーフレーム３２は、リードフレーム
３０の最外側のリード３１に吊りピン３３によりそれぞ
れ支持されている。そして、それぞれのダミーフレーム
３２が、ディプレスによって吊りピン３３の部分で折り
曲げられてモールド樹脂５１の上下の中心位置よりも下
方に配置されることにより、上記した発明の実施の一形
態の場合と同様に、反りの低減が図られる。
る、半導体パッケージ装置の例を概略的に示すものであ
る。この場合、ダミーフレーム３２は、リードフレーム
３０の最外側のリード３１に吊りピン３３によりそれぞ
れ支持されている。そして、それぞれのダミーフレーム
３２が、ディプレスによって吊りピン３３の部分で折り
曲げられてモールド樹脂５１の上下の中心位置よりも下
方に配置されることにより、上記した発明の実施の一形
態の場合と同様に、反りの低減が図られる。
【００４０】また、この発明の実施の他の形態において
は、ダミーフレーム３２を２分割して最外側のリード３
１のそれぞれに吊りピン３３によって支持された構成と
したが、、たとえば、本発明の実施の一形態において示
したように一体的に構成するようにしても良い。
は、ダミーフレーム３２を２分割して最外側のリード３
１のそれぞれに吊りピン３３によって支持された構成と
したが、、たとえば、本発明の実施の一形態において示
したように一体的に構成するようにしても良い。
【００４１】同様に、本発明の実施の一形態において示
したダミーフレームを、たとえば、本発明の実施の他の
形態において示したように複数に分割して構成すること
も可能である。その他、この発明の要旨を変えない範囲
において、種々変形実施可能なことは勿論である。
したダミーフレームを、たとえば、本発明の実施の他の
形態において示したように複数に分割して構成すること
も可能である。その他、この発明の要旨を変えない範囲
において、種々変形実施可能なことは勿論である。
【００４２】
【発明の効果】以上、詳述したようにこの発明によれ
ば、反りの発生を低減することが可能なリードフレーム
およびそれを用いた半導体装置を提供できる。
ば、反りの発生を低減することが可能なリードフレーム
およびそれを用いた半導体装置を提供できる。
【図１】この発明の実施の一形態にかかる、半導体パッ
ケージ装置を概略的に示す構成図。
ケージ装置を概略的に示す構成図。
【図２】同じく、リードフレームの構成を示す概略平面
図。
図。
【図３】この発明の実施の他の形態にかかる、半導体パ
ッケージ装置を概略的に示す平面図。
ッケージ装置を概略的に示す平面図。
【図４】従来技術とその問題点を説明するために示す、
半導体パッケージ装置の概略構成図。
半導体パッケージ装置の概略構成図。
１１…半導体チップ、１１ａ…電極パッド、２１…テー
プ、３０…リードフレーム、３０ａ…フレーム枠、３１
…リード、３１ａ…インナリード部、３１ｂ…アウタリ
ード部、３２…ダミーフレーム、３３…吊りピン、４１
…ボンディングワイヤ、５１…モールド樹脂。
プ、３０…リードフレーム、３０ａ…フレーム枠、３１
…リード、３１ａ…インナリード部、３１ｂ…アウタリ
ード部、３２…ダミーフレーム、３３…吊りピン、４１
…ボンディングワイヤ、５１…モールド樹脂。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 誠悟 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内
Claims (9)
- 【請求項１】 半導体チップの対向する二方にそれぞれ
配設され、前記半導体チップの表面にて、当該チップ上
の電極パッドと個々に接続されるインナリード部、およ
び、各インナリード部よりそれぞれ延長されたアウタリ
ード部からなる複数のリード端子と、 このリード端子が存在しない、前記半導体チップの対向
する他の二方にそれぞれ設けられたフレーム部とを具備
したことを特徴とするリードフレーム。 - 【請求項２】 前記フレーム部は、フレーム枠に吊りピ
ンにより支持されてなることを特徴とする請求項１に記
載のリードフレーム。 - 【請求項３】 前記フレーム部は、前記複数のリード端
子のうちの最外側のリード端子に吊りピンにより支持さ
れてなることを特徴とする請求項１に記載のリードフレ
ーム。 - 【請求項４】 前記フレーム部は、１つまたは複数に分
割されてなることを特徴とする請求項１に記載のリード
フレーム。 - 【請求項５】 表面に電極パッドが設けられた半導体チ
ップと、 この半導体チップの対向する二方にそれぞれ配設され、
前記半導体チップの表面にて、当該チップ上の電極パッ
ドと個々に接続されるインナリード部、各インナリード
部よりそれぞれ延長されたアウタリード部からなる複数
のリード端子、および、このリード端子が存在しない、
前記半導体チップの対向する他の二方にそれぞれ設けら
れたフレーム部を有してなるリードフレームと、 このリードフレームの、前記フレーム部および前記リー
ド端子のインナリード部を少なくとも含んで、前記半導
体チップの周囲を封止する封止体とを具備したことを特
徴とする半導体装置。 - 【請求項６】 前記リードフレームのフレーム部は、フ
レーム枠に吊りピンにより支持されてなることを特徴と
する請求項５に記載の半導体装置。 - 【請求項７】 前記リードフレームのフレーム部は、前
記複数のリード端子のうちの最外側のリード端子に吊り
ピンにより支持されてなることを特徴とする請求項５に
記載の半導体装置。 - 【請求項８】 前記リードフレームのフレーム部は、１
つまたは複数に分割されてなることを特徴とする請求項
５に記載の半導体装置。 - 【請求項９】 前記リードフレームのフレーム部は、デ
ィプレスにより前記封止体の上下の中心位置よりも下方
に配置されてなることを特徴とする請求項５に記載の半
導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29836495A JP3290869B2 (ja) | 1995-11-16 | 1995-11-16 | 半導体装置 |
| US08/748,716 US6011220A (en) | 1995-11-16 | 1996-11-14 | Semiconductor packaged device and lead frame used therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29836495A JP3290869B2 (ja) | 1995-11-16 | 1995-11-16 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH09139455A true JPH09139455A (ja) | 1997-05-27 |
| JP3290869B2 JP3290869B2 (ja) | 2002-06-10 |
Family
ID=17858740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29836495A Expired - Fee Related JP3290869B2 (ja) | 1995-11-16 | 1995-11-16 | 半導体装置 |
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| Country | Link |
|---|---|
| US (1) | US6011220A (ja) |
| JP (1) | JP3290869B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007288221A (ja) * | 2007-08-03 | 2007-11-01 | Renesas Technology Corp | 半導体装置 |
| JP2009200319A (ja) * | 2008-02-22 | 2009-09-03 | Powertech Technology Inc | リードフレーム及びそれを用いる半導体装置 |
| US7834432B2 (en) | 2005-08-02 | 2010-11-16 | Chipmos Technologies Inc. | Chip package having asymmetric molding |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5840598A (en) | 1997-08-14 | 1998-11-24 | Micron Technology, Inc. | LOC semiconductor assembled with room temperature adhesive |
| DE10014306B4 (de) | 2000-03-23 | 2005-12-22 | Infineon Technologies Ag | Systemträger für einen Halbleiterchip mit einem Leiterrahmen |
| KR100447869B1 (ko) * | 2001-12-27 | 2004-09-08 | 삼성전자주식회사 | 다핀 적층 반도체 칩 패키지 및 이에 사용되는 리드 프레임 |
| DE102004031889B4 (de) * | 2004-06-30 | 2012-07-12 | Infineon Technologies Ag | Halbleiterbauteil mit einem Gehäuse und einem teilweise in eine Kunststoffgehäusemasse eingebetteten Halbleiterchip und Verfahren zur Herstellung desselben |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58190051A (ja) * | 1982-02-16 | 1983-11-05 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | 放熱効果を改善した集積回路用リ−ドフレ−ム |
| US4862245A (en) * | 1985-04-18 | 1989-08-29 | International Business Machines Corporation | Package semiconductor chip |
| KR0158868B1 (ko) * | 1988-09-20 | 1998-12-01 | 미다 가쓰시게 | 반도체장치 |
| JP2528991B2 (ja) * | 1990-02-28 | 1996-08-28 | 株式会社日立製作所 | 樹脂封止型半導体装置及びリ―ドフレ―ム |
| JP2875334B2 (ja) * | 1990-04-06 | 1999-03-31 | 株式会社日立製作所 | 半導体装置 |
| JP2890662B2 (ja) * | 1990-04-25 | 1999-05-17 | ソニー株式会社 | 樹脂封止型半導体装置の製造方法とそれに用いるリードフレーム |
| US5146312A (en) * | 1991-02-28 | 1992-09-08 | Lim Thiam B | Insulated lead frame for semiconductor packaged devices |
| JP2509422B2 (ja) * | 1991-10-30 | 1996-06-19 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JPH05218281A (ja) * | 1992-02-07 | 1993-08-27 | Texas Instr Japan Ltd | 半導体装置 |
| JP3088193B2 (ja) * | 1992-06-05 | 2000-09-18 | 三菱電機株式会社 | Ｌｏｃ構造を有する半導体装置の製造方法並びにこれに使用するリードフレーム |
| US5293065A (en) * | 1992-08-27 | 1994-03-08 | Texas Instruments, Incorporated | Lead frame having an outlet with a larger cross sectional area than the inlet |
| US5585600A (en) * | 1993-09-02 | 1996-12-17 | International Business Machines Corporation | Encapsulated semiconductor chip module and method of forming the same |
| US5548160A (en) * | 1994-11-14 | 1996-08-20 | Micron Technology, Inc. | Method and structure for attaching a semiconductor die to a lead frame |
-
1995
- 1995-11-16 JP JP29836495A patent/JP3290869B2/ja not_active Expired - Fee Related
-
1996
- 1996-11-14 US US08/748,716 patent/US6011220A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7834432B2 (en) | 2005-08-02 | 2010-11-16 | Chipmos Technologies Inc. | Chip package having asymmetric molding |
| JP2007288221A (ja) * | 2007-08-03 | 2007-11-01 | Renesas Technology Corp | 半導体装置 |
| JP4620710B2 (ja) * | 2007-08-03 | 2011-01-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2009200319A (ja) * | 2008-02-22 | 2009-09-03 | Powertech Technology Inc | リードフレーム及びそれを用いる半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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| JP3290869B2 (ja) | 2002-06-10 |
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