KR20040009418A - 변형된 베리드 콘택을 갖는 반도체 장치및 그 제조 방법 - Google Patents

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Abstract

본 발명은 베리드(BURIED) 콘택을 갖는 반도체 장치에 관한 것으로서, 상세하게는 비트 라인에 형성된 비트 라인 스페이서사이를 통과해서 패드(PAD)와 스토리지 노드를 연결해주는 테이퍼(TAPER)진 개구부를 형성한 후에, 식각으로 개구부의 하부 직경을 비트 라인간의 스페이스 길이에 상응하는 만큼 늘린 변형된 베리드 콘택을 갖는 반도체 장치및 그 제조 방법이다.
상기 변형된 베리드 콘택은 패드와 접촉되는 면적을 증가하여 콘택 저항을 감소시켜서 반도체 장치의 특성을 향상시킬 수 있다.

Description

변형된 베리드 콘택을 갖는 반도체 장치및 그 제조 방법{A SEMICONDUCTOR DEVICE HAVING A MODIFIED BURIED CONTACT AND THE FABRICATION THEREOF}
본 발명은 베리드(BURIED) 콘택을 갖는 반도체 장치에 관한 것으로서, 상세하게는 비트 라인에 형성된 비트 라인 스페이서사이를 통과해서 패드(PAD)와 스토리지 노드를 연결해주는 테이퍼(TAPER)진 개구부를 형성한 후에, 식각으로 개구부의 하부 직경을 비트 라인간의 스페이스 길이에 상응하는 만큼 늘린 변형된 베리드 콘택을 갖는 반도체 장치및 그 제조 방법에 관한 것이다.
최근에 반도체 장치는 디자인 룰 축소로 셀 어레이를 구성하는 요소(ELEMEN T)간의 스페이스 간격이 좁아져서 선택된 요소간을 연결하는 콘택 크기의 감소에 대응하여 콘택 저항이 높아지는 문제에 직면해 있다.
상기 콘택 저항의 증가는 반도체 장치 구동시에 전하의 원활한 흐름을 방해하고 정해진 시간에 데이타의 읽기(READING)와 쓰기(WRITING)를 방해하여 반도체 장치의 특성을 열화시킨다.
이하, 첨부된 도면을 참조하여 종래 기술을 설명한다.
도 1a 내지 도 1b 는 종래 기술의 베리드 콘택을 형성하는 반도체 장치의 공정 단면도이다.
도 1a 와 같이, 반도체 기판(도면에 미 도시)에 형성된 제 1 절연막(10)과패드(20, PAD)에 제 2 절연막(30)을 증착하고, 제 2 절연막(30)에 비트 라인(40)과 비트라인 스페이서(50)를 형성하고, 제 2 절연막(30)과 비트라인 스페이서(50)에 제 3 절연막(60)을 증착한다.
상기 패드(20)는 게이트와 오버랩되는 소오스/ 드레인 영역(도면에 미 도시)에 형성되어 전기적인 노드(NODE) 역할을 한다.
상기 비트 라인(40)과 상기 비트라인 스페이서(50)는 패드(20)에 정렬되어 자기 정렬 마스크(SELF ALIGN MASK)의 역할을 한다.
상기 비트라인 스페이서(50)는 질화막으로 형성되는 것이 바람직하다.
상기 제 2 와 제 3 절연막(30, 60)은 식각에 대한 선택비가 다른 동일 물질 또는 서로 다른 물질로 형성한다.
도 1b 와 같이, 패드(20) 상면의 일정 부분이 노출되도록 도 1a 의 제 2 와 제 3 절연막(30, 60)을 식각하여 비트라인 스페이서(50) 사이에 베리드 콘택(65, B URIED CONTACT)을 형성하고, 베리드 콘택(65)과 식각된 제 3 절연막(60-1) 상면에 BC 스페이서 막(70)을 증착한다.
상기 베리드 콘택(65)은 도 1a 의 제 3 절연막(60)의 식각으로 비트라인 스페이서(50)가 노출될 때에 선택비를 조절하여 비트라인 스페이서(50)가 어텍(ATT ACK)받지 않도록 해서 식각된 제 2 와 제 3 절연막(30-1, 60-1)에 형성한다.
상기 스페이서 막(70)은 비트 라인(40)과 후속으로 증착되는 도전체(도면에 미 도시)와의 쇼트(SHORT)를 방지하기 위해서 버퍼(BUFFER) 막의 역할을 한다.
상기 베리드 콘택(65)은, 비트 라인(40)과 비트라인 스페이서(50)에 의해서형성된 자기 정렬 마스크에 의해서, 식각된 제 3 절연막(60-1) 상면과 이루는 베리드 콘택(65) 상부의 직경(1L)이 제 2 절연막(30-1)에 형성되어 패드(20)를 노출시킨 베리드 콘택(65) 밑면의 직경(2L)보다 크게 형성된 테이퍼(TAPER) 형상을 갖는 다.
상기 테이퍼 형상은 식각 공정의 불안정성과 반도체 기판(도면에 미 도시)내에 도 1a 의 제 2 절연막(30)의 두께가 일정치 않으면, 상기 베리드 콘택(65) 밑면의 직경이 더욱 작아지는 경향으로 급선회할 수 있는 원인을 제공한다.
상기 원인으로 반도체 장치의 콘택 저항은 증가하여 디바이스 특성이 열화될 수 있다.
상기 기술적 과제를 해결하기 위해서, 본 발명은 비트 라인과 비트 라인 스페이서로 형성된 자기 정렬 마스크를 이용하여 제 2 와 제 3 절연막에 테이퍼진 개구부를 형성하여 패드를 노출시키고, 제 2 와 제 3 절연막의 식각 선택비를 이용해서 제 2 절연막에 비트 라인간의 스페이스 길이에 상응한 직경을 갖는 콘택을 형성하는 것이다.
도 1a 내지 도 1b 는 종래 기술의 베리드 콘택을 형성하는 반도체 장치의 공정 단면도.
도 2a 는 본 발명의 비트 라인이 형성된 반도체 장치의 공정 단면도.
도 2b 는 본 발명의 패드를 노출시킨 개구부를 갖는 반도체 장치의 공정 단면도.
도 2c 는 본 발명의 변형된 베리드 콘택을 갖는 반도체 장치의 공정 단면도.
도 2d 는 본 발명의 변형된 베리드 콘택에 폴리막을 매립한 반도체 장치의 공정 단면도.
( 도면의 주요 부분의 부호 설명 )
100: 제 1 절연막 130: 패드(PAD)
160, 160-1, 160-2: 제 2 절연막 200: 비트 라인(BIT LINE)
230: 비트 라인 스페이서(SPACER)
260, 260-1, 260-2: 제 3 절연막 270: 개구부
270-1: 베리드 콘택(BURIED CONTACT)
300: BC(BURIED CONTACT) 스페이서 막 300-1: BC 스페이서
400: 폴리막
5L, 6L, 7L, 9L: 직경 8L: 스페이스 길이
상기 기술적 과제를 구현하기 위해서, 본 발명의 반도체 장치는 제 1 절연막과 패드에 순차적으로 형성된 제 2 절연막과 비트 라인/ 비트 라인 스페이서및 제 3 절연막을 형성하여 비트 라인과 비트 라인 스페이서를 자기 정렬 마스크로 해서 제 2 와 제 3 절연막에 형성되어 패드를 노출시키는 테이퍼진 개구부를 포함하며,상기 제 2 절연막에 형성된 개구부의 하부를 변형해서 비트 라인간의 스페이스 길이에 상응한 직경을 갖는 베리드 콘택을 형성하는 것이 특징이다.
또한, 본 발명의 반도체 장치 제조방법은 제 1 절연막과 패드에 제 2 절연막이 증착된 반도체 기판을 준비하는 단계; 상기 제 2 절연막에 패드와 정렬이 되도록 비트 라인과 비트 라인 스페이서를 형성하는 단계와, 상기 제 2 절연막과 상기 비트 라인 스페이서에 제 3 절연막을 증착하는 단계와, 상기 제 2 와 제 3 절연막에 형성되어 비트 라인 스페이서사이를 통과하여 패드가 노출되도록 테이퍼진 개구부를 형성하는 단계;를 포함하고, 상기 제 2 와 제 3 절연막의 식각에 대한 선택비를 이용하여 제 2 절연막에 형성된 개구부의 하부를 등방성 식각하여 베리드 콘택을 형성하는 것이 특징이다.
상기 제 2 와 제 3 절연막은 식각에 대한 선택비가 다른 동일 물질 또는, 서로 다른 물질이고, 상기 등방성 식각은 왯 에칭 또는 드라이 에칭이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 는 본 발명의 비트 라인이 형성된 반도체 장치의 공정 단면도이다.
도 2a 와 같이, 반도체 기판(도면에 미 도시)에 형성된 제 1 절연막(100)과 패드(130, PAD)에 제 2 절연막(160)을 증착하고, 제 2 절연막(160)에 비트 라인(200)과 비트라인 스페이서(230)를 형성하고, 제 2 절연막(160)과 비트라인 스페이서(230)에 제 3 절연막(260)을 증착한다.
상기 패드(130)는 게이트의 소오스/ 드레인 영역(도면에 미 도시)에 접촉되어 스토리지 노드(도면에 미 도시) 또는 비트 라인(200)에 연결되어 전기적 노드역할을 한다.
상기 비트 라인(200)과 상기 비트라인 스페이서(230)는 패드(130)에 정렬되어 자기 정렬 마스크(SELF ALIGN MASK)의 역할을 한다.
상기 비트라인 스페이서(230)는 질화막으로 형성되는 것이 바람직하다.
상기 제 2 와 제 3 절연막(160, 260)은 식각에 대한 선택비가 다른 동일 물질 또는 서로 다른 물질로 형성될 수 있으며 또한, 상기 제 2 절연막(160)은 제 3 절연막(260)보다 식각률이 큰 물질이다.
도 2b 와 같이, 패드(130) 상면의 일정 부분이 노출되도록 도 2a 의 제 2 절연막(160)과 제 3 절연막(260)을 식각하여 비트라인 스페이서(230)사이에 개구부(270)를 형성한다.
상기 개구부(270)는 도 2a 에 제 3 절연막(260)의 식각으로 비트라인 스페이서(230)가 노출될 때에 선택비를 조절하여 비트라인 스페이서(230)가 어텍(ATTACK)받지 않도록 해서 식각된 제 2 절연막(160-1)과 제 3 절연막(260-1)에 형성한다.
상기 개구부(270)는, 비트 라인(200)과 비트라인 스페이서(230)에 의해서 형성된 자기 정렬 마스크에 의해서, 제 3 절연막(260-1) 상면과 이루는 개구부(270) 상부의 직경(5L)이 제 2 절연막(160-1)에 형성되어 패드(130)를 노출시킨 개구부(270) 밑면의 직경(7L)보다 크게 형성한 테이퍼(TAPER) 형상을 갖는다.
또한, 상기 개구부(270) 밑면의 직경(7L)은 비트라인 스페이서의 밑면과 이루는 베리드 콘택의 직경(6L)보다 작다.
도 2c 와 같이, 도 2b 의 개구부(270)를 통하여 제 2 와 제 3 절연막(160-1,260-1)에 대한 식각 선택비를 이용해서 식각으로 도 2b 의 제 2 절연막(160-1)에 형성된 개구부(270)를 식각하여 제 2 절연막(160-2)에 베리드 콘택(270-1, BURIED CONTACT)을 만들고, 베리드 콘택(270-1)과 제 3 절연막(260-2) 상면에 BC 스페이서 막(300)을 증착한다.
상기 식각은 등방성으로 왯 에칭 또는 드라이 에칭으로 수행될 수 있다.
상기 베리드 콘택(270-1)의 직경은 식각된 제 2 절연막(160-2)을 통해서 비트 라인(200)의 밑면이 드러나지 않게하는 범위에서 종래 기술대비 비트 라인(200)간의 스페이스 길이(8L)에 상응하는 만큼 크게 늘릴수 있다.
상기 BC 스페이서 막(300)은 도 2b 의 개구부(270) 형성시에 비트라인 스페이서(230)가 어텍(ATTACK)을 받아서 후속으로 베리드 콘택(270-1)내에 증착되는 폴리막(도면에 미 도시)과 비트 라인(200)간에 쇼트(SHORT)가 발생되는 것을 미연에 방지하기 위한 역할을 한다.
도 2d 와 같이, 도 2c 의 제 3 절연막(260-2)을 스터퍼 막으로 해서 제 3 절연막(260-2) 상면과 패드(130)에 접촉된 BC 스페이서 막(300)을 식각하여 베리드 콘택(270-1) 측면에 BC 스페이서(300-1)를 형성하고, BC 스페이서(300-1)가 형성된 베리드 콘택(270-1)을 폴리막(400)으로 매립한다.
상기 폴리막(400)은 패드(130) 상면과 접촉되어 스토리지 노드(도면에 미 도시)와 연결되어 패드와 스토리지 노드사이에서 전하의 흐름에 매개체 역할을 한다.
상기 제 2 절연막(160-2)에 형성된 베리드 콘택(270-1)의 직경(9L)이 종래 기술의 도 1b 에서 제 2 절연막(30-1)에 형성된 베리드 콘택(65)의 직경(2L)보다크기때문에 패드(130)와 폴리막(400)이 이루는 콘택 저항은 종래 기술대비 감소한다.
상술한 바와 같이, 본 발명은 자기 정렬 마스크로 사용하는 비트 라인 스페이서의 밑면이 이루는 스페이스 간격을 극복하고 비트 라인간의 스페이스 길이에 상응한 직경을 갖는 베리드 콘택 하부를 제 2 절연막에 형성하여서, 패드와 폴리막이 이루는 콘택 저항을 낮추어 반도체 장치의 구동 능력을 향상시킬 수 있다.

Claims (5)

  1. 제 1 절연막과 패드에 순차적으로 형성된 제 2 절연막과 비트 라인/ 비트 라인 스페이서및 제 3 절연막을 형성하여 비트 라인과 비트 라인 스페이서를 자기 정렬 마스크로 해서 제 2 와 제 3 절연막에 형성되어 패드를 노출시키는 테이퍼진 개구부를 포함하며,
    상기 제 2 절연막에 형성된 개구부의 하부를 변형해서 비트 라인간의 스페이스 길이에 상응한 직경을 갖는 베리드 콘택을 형성하는 것이 특징인 변형된 베리드 콘택을 갖는 반도체 장치.
  2. 제 1 절연막과 패드에 제 2 절연막이 증착된 반도체 기판을 준비하는 단계; 상기 제 2 절연막에 패드와 정렬이 되도록 비트 라인과 비트 라인 스페이서를 형성하는 단계;
    상기 제 2 절연막과 상기 비트 라인 스페이서에 제 3 절연막을 증착하는 단계;
    상기 제 2 와 제 3 절연막에 형성되어 비트 라인 스페이서사이를 통과하여 패드가 노출되도록 테이퍼진 개구부를 형성하는 단계; 를 포함하고,
    상기 제 2 와 제 3 절연막의 식각에 대한 선택비를 이용하여 제 2 절연막에 형성된 개구부의 하부를 등방성 식각하여 베리드 콘택을 형성하는 것이 특징인 변형된 베리드 콘택을 갖는 반도체 장치 제조방법.
  3. 제 2 항에 있어서, 상기 제 2 와 제 3 절연막은 식각에 대한 선택비가 다른 동일 물질인 것이 특징인 변형된 베리드 콘택을 갖는 반도체 장치 제조방법.
  4. 제 2 항에 있어서, 상기 제 2 와 제 3 절연막은 식각에 대한 선택비가 다른 서로 다른 물질인 것이 특징인 변형된 베리드 콘택을 갖는 반도체 장치 제조방법.
  5. 제 2 항에 있어서, 상기 등방성 식각은 왯 에칭 또는 드라이 에칭인 것이 특징인 변형된 베리드 콘택을 갖는 반도체 장치 제조방법.
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