KR20080049316A - 반도체 메모리 소자의 제조 방법 - Google Patents

반도체 메모리 소자의 제조 방법 Download PDF

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KR20080049316A
KR20080049316A KR1020060119743A KR20060119743A KR20080049316A KR 20080049316 A KR20080049316 A KR 20080049316A KR 1020060119743 A KR1020060119743 A KR 1020060119743A KR 20060119743 A KR20060119743 A KR 20060119743A KR 20080049316 A KR20080049316 A KR 20080049316A
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삼성전자주식회사
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Abstract

콘택 플러그의 오정렬에 의한 도전성 패턴 구조물과의 접촉 불량을 방지할 수 있는 본 발명의 반도체 메모리 소자의 제조 방법에 있어서, 기판 상에 제1 도전성 패턴 구조물들을 형성한다. 상기 제1 도전성 패턴 구조물들을 덮는 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 상에 상기 제1 도전성 패턴 구조물들과 엇갈리게 배치되는 제2 도전성 패턴 구조물들을 형성한다. 상기 제2 도전성 패턴 구조물들 사이에 식각 저지 패턴들을 형성한다. 상기 제2 도전성 패턴 구조물들 및 식각 저지 패턴들 상에 제2 층간 절연막을 형성한다. 상기 제2 층간 절연막을 통해 상기 제2 도전성 패턴 구조물들과 전기적으로 연결되는 콘택 플러그들을 형성한다. 이와 같이, 제2 도전성 패턴 구조물들 사이에 식각 저지 패턴들을 형성함으로써, 콘택 플러그를 형성하기 위한 식각 공정시 오정렬로 인하여 도전성 패턴 구조물들이 식각되어 접촉 불량을 발생시키는 문제를 차단할 수 있다.

Description

반도체 메모리 소자의 제조 방법{Method of manufacturing a semiconductor memory device}
도 1a 내지 도 1c는 종래 기술에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 공정별 단면도로서, 셀 영역 및 코어 영역을 동시에 도시한 것이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
10,100 : 기판 15,106 : 제1 도전성 패턴 구조물
112 : 콘택 영역 20, 114 : 제1 층간 절연막
30,116 : 제1 패드 35,118 : 제2 층간 절연막
120 : 제2 패드 125 : 제2 도전성 패턴 구조물
65, 128 : 제3 층간 절연막 130 : 개구
132 : 제3 스페이서 134 : 식각 저지 패턴
140 : 커패시터 70,142 : 제4 층간 절연막
144 : 제4 콘택홀 80,146 : 콘택 플러그
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 반도체 메모리 소자의 도전성 패턴 구조물과 콘택 플러그를 형성하는 방법에 관한 것이다.
반도체 메모리 소자의 집적도의 증가에 따른 반도체 장치의 디자인 룰 감소로 인하여 반도체 기판 상에 미세한 콘택들을 형성하는 과정이 점점 어려워지고 있다. 특히, 플래시 메모리 소자와 같은 불휘발성 메모리 소자에 있어서, 기판의 액티브 영역 및 비트 라인과 같은 하부 배선에 전기적으로 연결되는 콘택들, 예를 들면, DC(Direct Contact) 및 MC(Metal Contact)의 콘택들에 접촉 불량(short fail)이 발생하는 문제점이 있다. 여기서, 비트 라인은 디램 소자에 신호를 전달하는 도전 라인으로 메모리 소자의 셀 영역(cell area)에서는 비트 라인의 역할을 하고, 주변 영역(peri area)에서는 국부 배선의 역할을 하고 있다.
이러한 문제를 해결하기 위한 다양한 방법이 제안되고 있지만, 반도체 소자의 콘택들을 형성하는 공정 동안 오정렬(mis-alignment)이 발생하거나, 콘택들의 임계 치수(CD)가 감소되는 경우에는 콘택에 접촉 불량(short fail)이 야기된다.
도 1a 내지 도 1c는 종래의 서로 엇갈리게 배치되는 도전성 패턴 구조물들을 포함하는 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도로서, 셀 영역 및 주변 영역을 동시에 도시한 것이다.
도 1a를 참조하면, 셀 영역 및 코어 영역이 한정된 콘택 영역을 갖는 기판(10) 상에 제1 도전성 패턴 구조물(15)들을 형성한다. 여기서, 제1 도전성 패턴 구조물(15)들은 게이트 절연막, 도전막, 마스크막을 포함하는 게이트 전극 구조물들이다. 이어서, 상기 제1 도전성 패턴 구조물(15)들을 덮도록 제1 층간 절연막(20)을 형성한 후, 제1 층간 절연막(20)에 제1 도전성 패턴 구조물(15)들에 대하여 자기 정렬(self-alignment) 방식으로 형성되면서 상기 제1 도전성 패턴 구조물(15)들 사이의 기판(10)을 노출시키는 제1 콘택홀(25)을 형성한다.
그런 다음, 제1 콘택홀(25)을 채우면서 제1 층간 절연막(20) 상에 제1 금속막(미도시)을 형성한 다음, 상기 제1 금속막을 제1 도전막 패턴 구조물(15)들이 노출될 때까지 제거하여 제1 콘택홀(25)을 채우는 제1 패드(30)를 형성한다.
이어서, 제1 패드(30)와 제1 도전막 패턴 구조물(15)들 상에 제2 층간 절연막(35)을 형성한 후, 제2 층간 절연막(35)과 제1 층간 절연막(20)을 부분적으로 식각하여 상기 제1 패드(30)를 노출시키는 제2 콘택홀(40)을 형성하는 동시에 상기 콘택 영역을 노출시키는 개구(45)를 형성한다.
이어서, 제2 콘택홀(40)과 개구(45)를 채우면서 제2 층간 절연막(35) 상에 제2 금속막을 형성한 다음, 상기 제2 금속막을 부분적으로 제거하여 제2 콘택홀(40)을 채우는 제2 패드(50) 및 개구(45)를 채우는 제3 패드(55)를 형성한다.
도 1b를 참조하면, 제2 패드(50) 및 제3 패드(55)와 제2 층간 절연막(35) 상에 상기 제2 패드(50)와 연결되고, 상기 제1 도전성 패턴 구조물(15)들과 엇갈리게 배치되는 제2 도전성 패턴 구조물(60)들을 형성한다. 이때, 셀 영역에서의 상기 제2 도전성 패턴 구조물(60)들은 비트 라인 도전막 패턴(미도시) 및 비트 라인 마스크(미도시)를 포함하는 비트 라인 구조물들이다. 이어서, 상기 제2 도전성 패턴 구 조물(60)들을 덮도록 제2 층간 절연막(35) 상에 제3 층간 절연막(65)을 형성하고, 제3 층간 절연막(65)을 제2 도전성 패턴 구조물(60)들이 노출될 때까지 제거한다. 이어서, 도시되지는 않았지만, 제3 층간 절연막(65) 및 제2 층간 절연막(35)을 부분적으로 식각하여 스토리지 노드용 콘택(미도시)을 형성하고, 상기 스토리지 노드용 콘택과 연결되도록 제3 층간 절연막(65) 상에 커패시터(미도시)를 형성한다. 이어서, 상기 제3 층간 절연막(65) 상에 제4 층간 절연막(70)을 형성한다.
도 1c를 참조하면, 상기 제4 층간 절연막(70)을 식각하여 상기 제2 도전성 패턴 구조물(60)들을 노출시키는 제3 콘택홀(75)을 형성한다. 상기 제3 콘택홀(75)을 채우면서 상기 제4 층간 절연막(70) 상에 제2 금속막을 형성한 다음, 상기 제2 금속막을 부분적으로 제거하여 제3 콘택홀(75)을 매립하는 콘택 플러그(80)를 형성한다.
그러나, 전술한 종래의 반도체 메모리 소자의 제조 방법에 있어서, 도 1c에 도시한 바와 같이, 제2 도전성 패턴 구조물(60)들을 노출시키는 제3 콘택홀(75)을 형성하는 공정 동안 오정렬이 발생할 경우, 상기 제2 도전성 패턴 구조물(60)들과 제1 도전성 패턴 구조물(15)들이 엇갈리게 배치되어 있어 상기 제3 콘택홀(75)이 제2 도전성 패턴 구조물(60)들 뿐만 아니라 주위의 제3 층간 절연막(65) 및 제2 층간 절연막(70)들도 제거된다. 이에 따라, 상기 제2 도전성 패턴 구조물(60)들 주위의 제1 도전성 패턴 구조물(15)들까지 노출되기 때문에, 후속하여 형성되는 콘택 플러그(80)가 제2 도전성 패턴 구조물(60)들에 인접하는 게이트 전극 구조물들의 도전막 상에도 연결되어 제2 도전성 패턴 구조물(60)들에 접촉 불량이 발생되는 문 제점이 있다.
본 발명의 목적은 콘택 플러그를 형성하기 위한 콘택홀의 형성시 오정렬에 의하여 콘택 플러그가 도전성 패턴 구조물과 연결되어 접촉 불량을 발생시키는 것을 방지할 수 있는 반도체 메모리 소자의 제조 방법을 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위하여 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 기판 상에 제1 도전성 패턴 구조물들을 형성한다. 상기 제1 도전성 패턴 구조물들을 덮는 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 상에 상기 제1 도전성 패턴 구조물들과 엇갈리게 배치되는 제2 도전성 패턴 구조물들을 형성한다. 상기 제2 도전성 패턴 구조물들 사이에 식각 저지 패턴들을 형성한다. 상기 제2 도전성 패턴 구조물들 및 식각 저지 패턴들 상에 제2 층간 절연막을 형성한다. 상기 제2 층간 절연막을 통해 상기 제2 도전성 패턴 구조물들과 전기적으로 연결되는 콘택 플러그들을 형성한다.
본 발명의 일 실시예에 있어서, 상기 기판은 셀 영역 및 주변 영역을 가지며, 상기 제1 및 제2 도전성 패턴 구조물들은 상기 주변 영역 상에 형성된다. 여기서, 상기 제2 도전성 패턴 구조물들을 형성하는 동안 상기 셀 영역에는 비트 라인 구조물들이 형성될 수 있다. 그리고, 상기 식각 저지 패턴들은 상기 셀 영역의 비트 라인 구조물들 사이에 스토리지 노드 콘택들과 동시에 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 식각 저지 패턴들은 상기 제2 층간 절 연막과 서로 다른 식각 선택비를 갖는 물질로 형성될 수 있다.
또한, 상기 제1 도전성 패턴 구조물들은 게이트 전극 구조물들이고, 상기 제2 도전성 패턴 구조물들은 비트 라인 구조물들일 수 있다. 그리고, 상기 제1 도전성 패턴 구조물들 및 제2 도전성 패턴 구조물들은 금속 배선 구조물들일 수 있다.
본 발명의 일 실시예에 따른 상기 식각 저지 패턴들을 형성하는 공정에 있어서, 상기 제2 도전성 패턴 구조물들 사이에서 상기 제1 도전성 패턴 구조물들을 노출시키는 개구들을 형성하고, 상기 제2 도전성 패턴 구조물들 사이의 개구들의 폭을 넓히기 위한 습식 식각 공정을 수행하고, 상기 개구들의 측벽들 상에 스페이서를 형성한다. 이어서, 상기 개구들이 매립되도록 상기 제2 도전성 패턴 구조물들 상에 식각 저지막을 형성한 다음, 상기 제2 도전성 패턴 구조물들이 노출될 때까지 상기 식각 저지막의 일부를 제거하여 식각 저지 패턴들을 형성할 수 있다. 여기서, 상기 식각 저지막의 일부는 에치백 공정 또는 화학적 기계적 연마공정에 의하여 제거될 수 있다.
본 발명에 따르면, 제2 도전성 패턴 구조물들 상부에 콘택 플러그를 형성하기 위한 공정을 수행하기 이전에 제2 도전성 패턴 구조물들 사이에 식각 저지 패턴을 형성시킴으로써, 상기 콘택 플러그의 오정렬에 의하여 엇갈리게 배치된 하부의 제1 도전성 패턴까지 식각되어 접촉 불량이 발생되는 것을 방지할 수 있다. 따라서, 도전성 패턴 구조물들과 연결되는 콘택 플러그를 포함하는 반도체 메모리 소자의 신뢰성을 개선할 수 있다.
이하, 본 발명에 따른 실시예에 따른 콘택들을 구비하는 반도체 메모리 소자 의 제조 방법에 대하여 첨부된 도면들을 참조하여 상세히 설명하지만, 본 발명은 하기의 실시예에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 막(층), 영역, 전극, 패턴 또는 구조물의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 각 막(층), 영역, 전극, 패턴 또는 구조물이 기판, 각 막(층), 영역, 패턴 또는 구조물의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 다른 막(층) 다른 영역, 다른 패턴 또는 다른 구조물이 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다. 또한, 막(층), 영역, 패턴 또는 구조물들이 "제1", "제2", "제3" 및/또는 "제4"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 공정, 막(층), 영역, 패턴 또는 구조물을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3" 및/또는 "제4"는 각 막(층), 영역, 패턴 또는 구조물에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 제1 도전성 패턴 구조물(108)들이 형성된 기판(100) 상에 제1 층간 절연막(114)을 형성한다. 상기 기판(100)은 셀 영역 및 주변 영역을 가지며, 상기 제1 도전성 패턴 구조물(108)들은 상기 주변 영역 상에 형성된다.
구체적으로 설명하면, 먼저, 기판(100)에 소자 분리막(101)을 형성하여 기판 에 액티브 영역(active region) 및 필드 영역(field region)을 정의한다. 이어서, 기판(100) 상에 도전막 패턴을 포함하는 제1 도전성 패턴 구조물(108)이 형성된다. 상기 제1 도전성 패턴 구조물(108)은 열 산화법(thermal oxidation)이나 화학 기상 증착(CVD) 공정으로 상기 소자 분리막(101)이 형성된 기판(100) 상에 얇은 두께를 가지는 게이트 산화막을 형성한다. 이 경우, 상기 게이트 산화막은 상기 소자 분리막(101)에 의해 정의되는 상기 액티브 영역에만 형성된다.
상기 게이트 산화막 상에 제1 도전막 및 제1 마스크층을 순차적으로 형성한다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 후에 게이트 도전막 패턴(104)으로 패터닝된다. 또한, 상기 제1 도전막은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 폴리사이드 구조로 형성될 수 있다. 상기 제1 마스크층은 후에 게이트 마스크(106)로 패터닝되며, 후속하여 형성되는 제1 층간 절연막(114)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 층간 절연막(114)이 실리콘 산화물과 같은 산화물로 이루어질 경우에는, 상기 제1 마스크층은 실리콘 질화물과 같은 질화물로 이루어진다.
상기 제1 마스크층, 제1 도전막 및 게이트 산화막을 차례로 패터닝하여 기판(100) 상에 각기 게이트 산화막 패턴(102), 제1 도전막 패턴(104) 및 제1 마스크(106)를 포함하는 제1 도전성 패턴 구조물(108)들이 형성된다.
상기 제1 도전성 패턴 구조물(108)들이 형성된 기판(100) 상에 실리콘 질화물과 같은 질화물로 이루어진 제1 절연막을 형성한 후, 상기 제1 절연막을 이방성 식각하여 각 제1 도전성 패턴 구조물(108)들의 측면에 게이트 스페이서인 제1 스페 이서(110)를 형성한다. 이에 따라, 기판(100) 상에 나란하게 배치된 복수개의 워드 라인들이 형성된다. 이어서, 상기 워드 라인들을 이온 주입 마스크로 이용하여 워드 라인들 사이에 노출된 기판(100)에 이온 주입 공정으로 불순물을 주입한 다음, 열처리 공정을 수행함으로써, 기판(100)에 소스/드레인 영역들에 해당하는 콘택 영역들을 형성한다. 이에 따라, 기판(100) 상에 콘택 영역(112)들과 제1 도전성 패턴 구조물(108)들을 포함하는 MOS 트랜지스터 구조물들이 형성된다.
이어서, 기판(100) 상에 산화물을 사용하여 상기 MOS 트랜지스터들을 덮는 제1 층간 절연막(114)을 형성한다. 이 경우, 제1 층간 절연막(114)은 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS 또는 HDP-CVD(High Density Plasma-CVD) 산화물을 사용하여 형성한다.
화학 기계적 연마(CMP) 공정, 에치 백(etch back) 공정 또는 화학 기계적 연마(CMP)와 에치 백을 조합한 공정을 이용하여 제1 층간 절연막(114)의 상부를 평탄화시킨다. 여기서 제1 층간 절연막(114)은 제1 도전성 패턴 구조물(108)의 게이트 마스크(106)가 노출될 때까지 식각된다.
평탄화된 제1 층간 절연막(114)을 사진 식각 공정으로 부분적으로 식각하여 콘택 영역(112)들을 노출시키는 제1 콘택홀(미도시)들을 형성한다. 산화물로 이루어진 제1 층간 절연막(114)을 식각할 때, 질화물로 이루어진 게이트 마스크(106)에 대하여 높은 식각 선택비를 갖는 식각 용액이나 식각 가스를 사용하여 제1 층간 절연막(114)을 식각한다. 이에 따라, 상기 제1 콘택홀들이 워드 라인들에 대하여 자기 정렬(self-alignment) 방식으로 형성되면서, 콘택 영역(112)들을 노출시킨다.
상기 제1 콘택홀들을 채우면서 제1 층간 절연막(114) 상에 제2 도전막(미도시)을 형성한다. 상기 제2 도전막은 고농도로 불순물이 도핑된 폴리실리콘 또는 금속을 사용하여 형성된다.
화학 기계적 연마 공정, 에치백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 평탄화된 제1 층간 절연막(114)의 상면이 노출될 때까지 상기 제2 도전막을 식각한다. 이에 따라, 각기 상기 제1 콘택홀들을 매립하는 가지 정렬된 콘택(SAC) 패드인 제1 패드(116)들이 형성된다. 이 경우, 상기 제1 패드(116)들은 셀 영역에서 형성되며, 각각 스토리지 노드 콘택 패드 또는 비트 라인 콘택 패드로서 작용된다. 즉, 상기 제1 패드(116)들은 커패시터의 스토리지 노드 콘택 영역 및 비트 라인 콘택 영역과 접촉된다.
도 3을 참조하면, 제1 패드(116)들과 제1 층간 절연막(114) 상에 제2 층간 절연막(118)을 형성한다. 여기서, 제2 층간 절연막(118)은 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS 또는 HDP-CVD 산화물 등을 사용하여 형성된다. 제2 층간 절연막(118) 비트 라인 구조물들과 제1 패드(116)들을 전기적으로 절연시키는 역할을 하며, BPSG, PSG, USG, SOG 또는 HDP-CVD 산화물 등을 사용하여 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제2 층간 절연막(118)을 식각함으로써, 제2 층간 절연막(118)의 상면을 평탄화시킨다.
사진 식각 공정으로 제2 층간 절연막(118)을 부분적으로 식각하여 셀 영역에서는 제1 패드(116)들을 노출시키고, 주변 영역에서는 콘택 영역(112)을 노출시키 는 제2 콘택홀(미도시)들을 형성한다. 상기 제2 콘택홀들은 후속하여 형성되는 비트 라인 구조물들과 제1 패드(116)들을 연결시키기 위한 비트라인 콘택홀 및 비트 라인 구조물들과 콘택 영역을 연결시키기 위한 국부 배선용 콘택홀에 해당한다. 여기서, 상기 국부배선용 콘택홀은 상기 제2 층간 절연막(118) 및 제1 층간 절연막(114)을 순차적으로 식각하여 형성한다.
상기 제2 콘택홀들을 채우면서 제2 층간 절연막(118) 상에 제3 도전막(미도시) 및 제2 마스크층(미도시)을 순차적으로 형성한다. 사진 식각 공정으로 상기 제2 마스크층 및 제3 도전막을 패터닝하여 상기 제2 콘택홀들을 채우는 제2 패드(120)들을 형성하는 동시에, 제2 층간 절연막(118) 상에 제2 도전막 패턴(122) 및 제2 마스크(124)를 포함하는 제2 도전성 패턴 구조물(125)들을 형성한다. 본 발명의 일 예로서, 상기 주변 영역 상에 상기 제2 도전성 패턴 구조물(125)들을 형성하는 동안 상기 셀 영역에는 비트 라인 구조물들이 형성된다. 본 발명의 다른 예로서, 상기 제1 도전성 패턴 구조물(108)들이 금속 배선 구조물들인 경우, 상기 제2 도전성 패턴 구조물들도 금속 배선 구조물들일 수 있다. 특히, 상기 제2 도전성 패턴 구조물(125)들은 상기 제1 도전성 패턴 구조물(108)들과 엇갈리도록 배치된다.
일 예로서, 상기 제2 도전성 패턴 구조물(125)들 중 제2 도전막 패턴(122)은 티타늄/티타늄 질화물로 구성된 제1 층 및 텅스텐 화합물로 이루어진 제2 층으로 이루어진다. 제2 마스크(124)는 스토리지 노드용 제3 콘택홀(미도시)을 형성하기 위한 식각 공정 동안 제2 도전막 패턴(122)을 보호한다. 이 경우, 제2 마스크(124)는 산화막에 대하여 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 제2 마스 크(124)는 실리콘 질화물과 같은 질화물로 이루어진다.
이어서, 상기 제2 도전성 패턴 구조물(125)들 및 제2 층간 절연막(118) 상에 제2 절연막(미도시)을 형성한 후, 상기 제2 절연막을 이방성 식각하여 각 제2 도전성 패턴 구조물(125)들의 측벽에 제2 스페이서(126)를 형성한다. 제2 스페이서(126)는 제2 층간 절연막(118) 및 후속하여 형성되는 산화막에 대하여 식각 선택비를 갖는 물질, 예를 들면, 실리콘 질화물과 같은 질화물을 사용하여 형성된다.
측벽에 제2 스페이서(126)가 형성된 제2 도전성 패턴 구조물(125)들을 덮으면서 제2 층간 절연막(118) 상에 제3 층간 절연막(128)을 형성한다. 제3 층간 절연막(128)은 BPSG, PSG, USG, SOG 또는 HDP-CVD 산화물 등과 같은 산화물로 형성된다. 제3 층간 절연막(128)은 셀 영역에서 제2 도전성 패턴 구조물(125)들과 후속하여 형성되는 커패시터의 스토리지 전극(미도시)을 절연시킨다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 제2 마스크(124)의 상면이 노출될 때까지 제3 층간 절연막(128)을 식각하여 제3 층간 절연막(128)의 상면을 평탄화시킨다.
도 4를 참조하면, 평탄화된 제3 층간 절연막(128) 및 제2 층간 절연막(118)을 사진 식각 공정으로 식각하여, 주변 영역의 제2 도전성 패턴 구조물(125)들 사이에 상기 제1 도전성 패턴 구조물(108)들을 노출시키는 개구(130)들을 형성한다. 상기 개구(130)들은 후속하여 형성되는 금속 배선용 제4 콘택홀의 형성 이전에 제2 도전성 패턴 구조물(125)들 사이에 식각 저지 패턴(134)들을 형성시키기 위하여 형성된다.
구체적으로, 상기 개구(130)들은 제2 도전성 패턴 구조물(125)들을 식각 마스크로 하여 제3 층간 절연막(128)을 식각하여 예비 개구(미도시)들을 형성한 다음, 상기 예비 개구들을 식각 마스크로 하여 제2 층간 절연막(118)을 제1 도전성 패턴 구조물(108) 및 제1 층간 절연막(114)이 노출될 때까지 식각하여 형성한다. 상기 개구(130)들은 건식 식각 공정을 통해 수행할 수 있다.
도시되지는 않았지만, 상기 개구(130)들은 셀 영역에서는 평탄화된 제3 층간 절연막(128) 및 제2 층간 절연막(118)을 사진 식각 공정으로 식각하여, 일부의 제1 패드(116)들 및 제1 도전성 패턴 구조물(108)들을 노출시키는 스토리지 노드용 제3 콘택홀들을 형성하는 공정과 동시에 수행된다. 상기 스토리지 노드용 제3 콘택홀들은 후속하여 형성되는 커패시터의 스토리지 전극과 연결되는 제3 패드를 형성시키기 위해 형성된다.
본 발명의 일 실시예로서, 상기 개구(130)들을 형성한 다음, 개구(130)들의 폭을 넓히기 위한 습식 식각 공정을 더 수행할 수 있다.
상기 확장된 개구(130)들의 측벽들 상에 제3 스페이서(132)를 형성한다. 상기 제3 스페이서(132)는 제2 도전성 패턴 구조물(125)들의 상면 및 개구(130)들 내부에 연속적으로 스페이서막(미도시)을 형성한 후, 전면식각 공정을 수행하여 상기 개구(130)들의 측벽 상에만 존재하도록 형성된다.
상기 스페이서막은 실리콘 질화물을 이용하여 형성된다. 또한, 상기 스페이서막은 화학 기상 증착(CVD) 공정, 스퍼터링 공정, 원자층 적층(ALD) 공정, 저압 화학 기상 증착(LPCVD) 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착(PLD) 공정 을 이용하여 형성된다.
도 5를 참조하면, 제3 스페이서(132)가 형성된 개구(130)들 내부를 채우면서 제2 도전성 패턴 구조물(125)들 상에 식각 저지막(미도시)을 형성한 후, 제2 도전성 패턴 구조물(125)들이 노출될 때까지 상기 식각 저지막의 일부를 제거하여 식각 저지 패턴(134)들을 형성한다. 이때, 식각 저지 패턴(134)들의 일부는 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 평탄화된다. 상기 식각 저지 패턴(134)들은 후속하여 형성되는 제4 층간 절연막(142) 및 제1 도전성 패턴 구조물(108)의 게이트 마스크(106)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 상기 제4 층간 절연막(142)이 산화물로 이루어지고, 게이트 마스크(106)가 실리콘 질화물로 이루어질 경우, 식각 저지 패턴(134)들은 불순물로 도핑된 폴리실리콘으로 형성된다.
본 발명의 일 실시예에 있어서, 식각 저지 패턴(134)들은 주변 영역의 제2 도전성 패턴 구조물(125)들 사이의 개구(130)들에 노출된 제1 도전성 패턴 구조물(108)들 상에 형성된다. 이와 동시에, 셀 영역에서는 비트 라인 구조물들 사이의 상기 스토리지 노드용 제3 콘택홀들을 채우는 제4 도전막을 형성한 후, 이를 화학 기계적 연마, 에치 백 또는 이들을 조합한 공정을 이용하여 제1 패드(116)들 및 제1 도전성 패턴 구조물(106)들의 상면이 노출될 때까지 식각하여 상기 제3 콘택홀 내에 제3 패드를 형성한다. 상기 제3 패드는 후속하여 형성되는 커패시터의 스토리지 전극과 서로 연결된다.
이러한 식각 저지 패턴(134)들로 인하여 후속하여 형성되는 제4 층간 절연막 내에 금속 배선용 제4 콘택홀(144, 도 6)을 형성하기 위한 식각을 수행할 경우 주변 영역의 제1 도전성 패턴 구조물(106)들이 식각으로부터 보호되기 때문에, 상기 금속 배선용 제4 콘택홀(144)을 형성하는 동안 오정렬이 발생하여도 제1 도전성 패턴 구조물(106)의 제1 도전막 패턴(104) 및 그 주위의 기판(100)이 노출되는 것을 방지할 수 있다.
도시되지는 않았지만, 상기 셀 영역에 상기 스토리지 노드용 제3 패드와 연결되도록 셀 영역의 제3 패드들 상에 콘캐이브(concave) 형태의 커패시터(140)를 형성한다. 여기서, 커패시터(140)는 상기 제3 패드의 상부에 셀 단위로 격리되도록 형성된 하부전극 및 상기 하부전극 상에 유전체 및 상부전극이 차례로 적층되어 형성된다.
도 6을 참조하면, 상기 제2 도전성 패턴 구조물(125)들, 스토리지 노드용 제3 패드 및 식각 저지 패턴(134)들 상에 제4 층간 절연막(142)을 형성한다. 여기서, 제4 층간 절연막(142)은 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS 또는 HDP-CVD 산화물 등과 같은 산화물을 사용하여 형성된다.
이어서, 사진 식각 공정으로 제4 층간 절연막(142)을 부분적으로 식각하여 상기 주변 영역의 제2 도전성 패턴 구조물(125)들의 제2 도전막 패턴(122) 및 식각 저지 패턴(134)들의 일부를 노출시키는 제4 콘택홀(144)을 형성한다. 이때, 제4 콘택홀(144)은 상기 제2 도전성 패턴 구조물(125)들과 오정렬된 경우에도 제1 도전성 패턴 구조물(108)들이나 기판(100)에 연결되지 않는다. 상기 제4 콘택홀(144)을 채우면서 제4 층간 절연막(142) 상에 제5 도전막(미도시)을 형성한다. 상기 제5 도전 막은 금속 또는 금속 질화물을 사용하여 형성된다. 예를 들면, 상기 제5 도전막은 텅스텐, 티타늄, 알루미늄, 탄탈륨, 텅스텐 질화물, 티타늄 질화물, 알루미늄 질화물, 탄탈륨 질화물 또는 티타늄 알루미늄 질화물을 사용하여 형성된다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 제4 층간 절연막(142)의 상면이 노출될 때까지 상기 제5 도전막을 식각하여 제4 층간 절연막(142)의 상면을 평탄화시킨다. 따라서, 제4 층간 절연막(142)에 상기 제4 콘택홀(144)을 채우는 금속 배선 형성을 위한 콘택 플러그(146)들이 형성된다. 상기 콘택 플러그(146)들은 상기 주변 영역의 제2 도전성 패턴 구조물(125)들과 전기적으로 연결되도록 형성된다.
전술한 바와 같이, 상기 주변 영역의 제2 도전성 패턴 구조물(125)들을 노출시키는 제4 콘택홀(144)을 형성하기 위한 식각 공정 동안 약간의 오정렬이 발생할 지라도 식각 저지 패턴(134)들이 제2 도전성 패턴 구조물(134)들 하부의 제1 도전성 패턴 구조물(106)들의 식각을 차단시키기 때문에 제1 도전성 패턴 구조물(106) 및 그 주위의 기판(100)이 노출되지 않는다. 따라서, 콘택 플러그(146)들이 제1 도전성 패턴 구조물(106)들과 접촉 불량을 일으키는 문제가 방지될 수 있다.
상기와 같은 본 발명에 따르면, 제2 도전성 패턴 구조물들 상부에 콘택 플러그를 형성하기 위한 공정을 수행하기 이전에 제2 도전성 패턴 구조물들 사이에 식각 저지 패턴을 형성시킴으로써, 상기 콘택 플러그의 오정렬에 의하여 엇갈리게 배치된 하부의 제1 도전성 패턴까지 식각되어 접촉 불량이 발생되는 것을 방지할 수 있다. 따라서, 도전성 패턴 구조물들과 연결되는 콘택 플러그를 포함하는 반도체 메모리 소자의 신뢰성을 개선할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 기판 상에 제1 도전성 패턴 구조물들을 형성하는 단계;
    상기 제1 도전성 패턴 구조물들을 덮는 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 상기 제1 도전성 패턴 구조물들과 엇갈리게 배치되는 제2 도전성 패턴 구조물들을 형성하는 단계;
    상기 제2 도전성 패턴 구조물들 사이에 식각 저지 패턴들을 형성하는 단계;
    상기 제2 도전성 패턴 구조물들 및 식각 저지 패턴들 상에 제2 층간 절연막을 형성하는 단계; 및
    상기 제2 층간 절연막을 통해 상기 제2 도전성 패턴 구조물들과 전기적으로 연결되는 콘택 플러그들을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  2. 제1항에 있어서, 상기 기판은 셀 영역 및 주변 영역을 가지며, 상기 제1 및 제2 도전성 패턴 구조물들은 상기 주변 영역 상에 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  3. 제2항에 있어서, 상기 제2 도전성 패턴 구조물들을 형성하는 동안 상기 셀 영역에는 비트 라인 구조물들이 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  4. 제3항에 있어서, 상기 식각 저지 패턴들은 상기 셀 영역의 비트 라인 구조물들 사이에 스토리지 노드 콘택들과 동시에 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  5. 제1항에 있어서, 상기 식각 저지 패턴들은 상기 제2 층간 절연막과 서로 다른 식각 선택비를 갖는 물질로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  6. 제1항에 있어서, 상기 제1 도전성 패턴 구조물들은 게이트 전극 구조물들이고, 상기 제2 도전성 패턴 구조물들은 비트 라인 구조물들인 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  7. 제1항에 있어서, 상기 제1 도전성 패턴 구조물들 및 제2 도전성 패턴 구조물들은 금속 배선 구조물들인 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  8. 제1항에 있어서, 상기 식각 저지 패턴들을 형성하는 단계는,
    상기 제2 도전성 패턴 구조물들 사이에서 상기 제1 도전성 패턴 구조물들을 노출시키는 개구들을 형성하는 단계;
    상기 제2 도전성 패턴 구조물들 사이의 개구들의 폭을 넓히기 위한 습식 식 각 공정을 수행하는 단계;
    상기 개구들의 측벽들 상에 스페이서를 형성하는 단계;
    상기 개구들이 매립되도록 상기 제2 도전성 패턴 구조물들 상에 식각 저지막을 형성하는 단계; 및
    상기 제2 도전성 패턴 구조물들이 노출될 때까지 상기 식각 저지막의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  9. 제8항에 있어서, 상기 식각 저지막의 일부는 에치백 공정 또는 화학적 기계적 연마공정에 의하여 제거되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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