JP2000294546A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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ハック・レイ・チャン
Tom Rii Yongu-Ji
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プク・ミン・ニュエン
Buhato Moosumi
モースミ・ブハト
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ウェイ・エドウイン・ウ
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Abstract

(57)【要約】 【解決課題】 半導体装置の製造方法を改善すること。 【解決手段】 本発明による半導体装置を製造する方法
は、基板（３０）内または基板（３０）上に実質的に垂
直な端部を形成し、実質的に垂直な端部に沿って基板
（３０）上に第１層（３９）を形成し、第１層（３９）
をエッチングしてスペーサ（４２）を形成することによ
り半導体装置を形成する方法である。エッチングは、
(i)各フッ素含有エッチング剤が、フッ素以外の原子に
つき少なくとも５つのフッ素原子の比率を有し、(ii)エ
ッチングが約５００ミリトルより低い圧力で行われ、ま
たは約０．７５ワット／cm2より低い電力密度で行われ
る。本発明による手法は、異なる高さを有するパターニ
ングされた層のスタックに隣接する複数のスペーサを形
成する場合、またはそれらのスペーサに隣接する導電性
構造を形成する場合に特に有利である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置の
製造方法に関し、特に、スペーサ(spacer)を有する半導
体装置の製造方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】半導
体装置の技術分野では様々な理由からスペーサが使用さ
れている。幾何学的寸法が縮小し、集積化プロセスが複
雑になってくるにつれて、プロセス処理に耐え得るスペ
ーサを形成することは困難になる。図１はこの問題を説
明するための半導体装置が描かれている。ゲート誘電体
層１１２，ゲート電極層１１４および誘電体キャップ層
１１６が半導体基板１００上に形成されている。図１で
は、最も右側のトランジスタ上の誘電体キャップ層１１
６は除去されている。以後の処理を続行してゲート電極
および誘電体キャップ層１１４，１１６をパターニング
する。図１に示されているように、薄い酸化物層１１８
および窒化物層が、基板およびゲート・スタック(ゲート
積層)上に形成される。
【０００３】この窒化物層をエッチングしてスペーサ１
２０を形成する。異方性エッチングの最中では、窒化物
層の露出した「角部」(exposed corner)がより速くエッ
チングされる。窒化物層の角部における高速エッチ・レ
ートに起因して、各スペーサ１２０は全体的に三角形状
になる。右側中央よりのスペーサ１２０の底面の幅は、
「Ｗ１」として示されており、右側のスペーサ１２０の
底面の幅は「Ｗ２」として示されている。（より四角形
状にしたり幅を合わせたりする）形状に関する試みは、
完全には達成されていない。
【０００４】スペーサ１２０に続いて、ドープ領域１０
２が形成される。Ｗ２はＷ１より小さいので、ドーパン
トは右側トランジスタのゲート電極層１１４の下側に多
く拡散する。このような拡散の相違は、トランジスタ間
の電気的特性を異なるものにしてしまうであろう。中央
および左側のトランジスタに対するチャネル長（ゲート
電極層１１４のドープ領域１０２間の距離）は、右側の
トランジスタよりも大きい。一般に、長いチャネル長を
有するトランジスタは、短いチャネル長を有するトラン
ジスタよりも動作が遅い。中央および左側のトランジス
タのチャネル長を減少させるならば、右側のトランジス
タのチャネル長も減少するであろう。右側トランジスタ
のチャネル長を減少させると、許容できない低チャネル
・パンチスルー電圧、高リーク電流、許容できない低し
きい電圧等の問題を招いてしまう。
【０００５】図２に示されるように、酸化物薄膜１３
０，窒化物薄膜１３２および厚い酸化物層１３４を含む
中間誘電体層(ILD: Inter-level dielectric)１３が基
板上に形成される。左側および中央トランジスタの間に
おいて、ILD層１３０を通じてドープ領域１０２に至る
コンタクト開口１４２が形成される。開口１４２を形成
する場合に、開口内においてスペーサ１２０が更に侵食
される。この場合において、ゲート電極層１１４の一部
が露出されるようになる。波線１２０は、開口用のエッ
チングがされる前のスペーサ形状を図示しており、実線
１２２は開口用のエッチングが行われた後のスペーサ形
状を図示している。導電性プラグ１４６はゲート電極層
１１４に電気的に直接接続されるべきものではないが、
スペーサ１２０の欠如(erosion)により導電性プラグ１
４６がゲート電極層１１４に接触してしまう。このため
ゲート電極およびドープ領域１０２を直接電気的に短絡
させ、素子の機能が損なわれてしまう。
【０００６】
【実施例】以下、本願実施例を説明するが、各図中の要
素は説明の便宜上簡略化されて図示されており、厳密な
寸法を表現するものではないことを当業者は理解するで
あろう。例えば、本願実施例の理解を容易にするため、
図中のいくつかの要素の寸法は他の要素に比べて誇張し
て描かれている。
【０００７】本願実施例による半導体装置の製造方法
は、基板内または基板上に実質的に垂直な端部を形成
し、この基板上および垂直な端部に沿って層を形成し、
この層をエッチングしてスペーサを形成する工程より成
る。エッチングは次のような条件のいくつかを採用する
ことにより行うことが可能である。その条件とは、(i)
エッチング環境における各フッ素含有剤が、フッ素以外
の原子につき少なくとも５つのフッ素原子の比率を有す
ること、(ii)エッチングが約５００ミリトル(millitor
r)より低い圧力で実行されること、またはエッチングが
約０．７５ワット／cm2より低い電力密度で実行される
ことである。この方法は、各スタックが異なる高さを有
し、パターニングされた層のスタックに隣接してスペー
サを形成する場合、またはスペーサに隣接して導電性構
造を形成する場合に特に有益であろう。
【０００８】図３は半導体装置基板３０の部分断面図を
示す。本実施例で使用されているように、半導体装置基
板３０は、単結晶半導体ウエファ、シリコン・オン・イン
シュレータ(SOI)ウエファその他の半導体装置用に用い
られる任意の基板とすることが可能である。図３に示さ
れている２つの部分に関し、基板３０の左側部分はメモ
リ・アレイ内に位置する。本実施例では、このメモリ・ア
レイはスタティック・ランダム・アクセス・メモリ(SRAM)
である。より具体的には、この左側の部分は、２つの隣
接するメモリ・セル間に対するビット・ライン・コンタク
トが形成される場所である。他の実施例にあっては、SR
AMアレイを浮遊（フローティング）ゲート・メモリ・アレ
イまたは他のメモリ・アレイに置き換えることも可能で
あろう。基板３０の右側部分は、メモリ・アレイ外部の
周辺要素領域になる。
【０００９】ゲート誘電体層３２，ゲート電極層３４お
よび窒化物キャップ層３６が基板３０上に順次形成され
る。ゲート誘電体層３２は、約１ないし１５ナノメート
ルの範囲内の厚さを有する。ゲート電極層３４は、約１
００ないし３００ナノメートルの範囲内の厚さを有す
る。窒化物キャップ層３６は、約５０ないし１５０ナノ
メートルの範囲内の厚さを有する。各層については１以
上の個別薄膜を含むようにすることも可能である。
【００１０】窒化物キャップ層３６は、半導体装置の周
辺要素領域（図３の右側部分）におけるトランジスタか
ら除去される。窒化物キャップ層３６は、メモリ・セル・
アレイ（図３の左側部分）内ではメモリ・セル上に残さ
れる。残っている窒化物キャップ層およびゲート電極層
３６，３４は、それぞれパターニングされ、ゲート・ス
タック３１，３３，３５が形成される。この工程の後、
ゲート・スタック３１，３３は、ゲート・スタック３５に
はない層（窒化物キャップ層３６）を有することにな
る。ゲート・スタック３１，３３の高さおよびゲート・ス
タック３５の高さは、実質的に異なる。ゲート・スタッ
ク３１，３３の高さは、ゲート・スタック３５の高さの
約２倍である。他の実施例にあっては、ゲート・スタッ
ク３１，３３の高さを、ゲート・スタック３５の高さの
少なくとも１．２５倍程度とすることも可能である。い
ずれにしても、ゲート・スタック３１，３３の高さは、
ゲート・スタック３５の高さより実質的に高いものであ
る。ゲート・スタック３１，３３，３５は、実質的に垂
直な端部(vertical edge)を有する。
【００１１】ゲート・スタック３１，３３，３５上には
保護層３８が形成され、これは、約５ないし２０ナノメ
ートルの厚さを有し、以後の処理工程中にゲート電極層
３４の側壁を保護するために使用される。絶縁層３９が
基板上に均質に(conformal)形成される。この絶縁層の
厚さは、約５０ないし８０ナノメートルである。保護層
および絶縁層３８，３９に使用される材料は、異なるも
のとする必要があり、その材料の選択は下側の層および
基板３０に依存する。一実施例にあっては、この保護層
３８は酸化物であり、絶縁層３９は窒化物である。
【００１２】絶縁層３９は異方性エッチングされ、ゲー
ト・スタック３１，３３，３５の対向する側に沿って側
壁スペーサが形成される。スペーサ４２は、図４の断面
図では比較的「四角形」のものとして描かれている。各
スペーサ４２は底部（ベース、すなわち基板に最も近い
部分）において実質的に同一の幅を有し、スタックの高
さの約半分のものである。一般に、各スペーサ４２につ
いて、中間点におけるスペーサ４２の幅は、底部におけ
る幅の少なくとも０．９倍である。また、底部における
スペーサ４２の幅は、図４に示される各種ゲート・スタ
ックについて実質的に同一である。一般に、ゲート・ス
タック３５に関するスペーサ４２の底部の幅は、ゲート
・スタック３１，３３に関するスペーサ４２の底部の幅
の少なくとも０．９倍である。
【００１３】スペーサ４２の表面(profile)は、エッチ
ング状態の影響を受けやすい。このエッチングの化学的
性質は、フッ素含有剤(fluorine-containing species)
と、少なくとも１つの選択性促進剤(selectivity-enhan
cing species)またはポリマ抑制剤とによるものであ
る。絶縁層３９のエッチングのほとんどは、フッ素含有
剤を利用して生じるものである。エッチング環境におけ
るフッ素含有剤は、フッ素以外の原子につき少なくとも
５つのフッ素原子を含むものである。例えば、燐ペンタ
・フッ素(PF5: phosphorus pentafluoride)、硫黄ヘキサ
・フッ素(SF6: sulfur hexafluoride)、セレン・ヘキサ・
フッ素(SeF6: selenium hexafluoride)、テルル・ヘキサ
・フッ素(TeF6: tellurium hexafluoride)等である。PF5
は燐原子につき５個のフッ素原子を有し、SF6, SeF6お
よびTeF6は、硫黄、セレンおよびテルル原子につき６個
のフッ素原子を夫々有する。ほとんど総ての炭素含有気
体およびシリコン含有気体は、その分子中に他原子（フ
ッ素以外の原子）につき少なくとも５つのフッ素原子を
含んでいない。PF5, SF6, SeF6およびTeF6は気体であ
る。
【００１４】化学エッチングに加えることの可能な他の
材料例としては、臭化水素(HBr)、塩化水素(HCl)、三臭
化ホウ素(BBr3)、三塩化ホウ素(BCl3)、臭素(Br)、塩素
(Cl 2)、酸素(O2)、窒素(N2)等がある。これら他の材料
は、（絶縁層３９が窒化物であり、保護層３８が酸化物
である場合）窒化物と酸化物との間のエッチングの選択
性を向上させる。これら他の材料の濃度が高すぎると、
スペーサ４２の表面は逆に不適切な影響を受けてしまう
であろう。一般に、これら他の材料は、エッチング環境
において約１１ないし２０体積パーセントをなす。
【００１５】気体圧力および無線周波数電力密度も、ス
ペーサ４２の表面に影響を与える。一般に高圧および高
無線周波数電力密度の場合、スペーサ４２の表面にいっ
そう不適切な影響を与える好ましくないエッチング状態
となる。圧力は一般に約５０ないし２００ミリトルの範
囲内にあり、電力密度は一般に１平方センチ当たり約
０．１５ないし０．７５ワット（ワット／cm2）の範囲
内にある。一般にエッチングはリアクティブ・イオン・エ
ッチング(RIE: reactive ion etching)により行われ
る。
【００１６】エッチングに関し多くのパラメータが利用
されるが、「四角形状」の側壁スペーサ４２を得るため
にどのパラメータまたはどのような組み合わせが必ず必
要な条件であるかは完全には知られていない。製造工程
は、使用されるエッチング装置に特有のものとなるであ
ろう。言い換えれば、あるエッチング装置に必須の事項
が、他の装置では必須でないかもしれない。
【００１７】２００ミリメートル直径のウエファに対し
てエッチング工程によりスペーサ４２を形成するには、
以下のパラメータないし諸条件を利用して行うことが可
能である（具体的な数値は近似的なものである）。
【００１８】 装置：アプライド・マテリアルズ(AMAT)P5200MxP(商標)ポリシリコン・エッ チング反応炉 化学エッチング：６０ないし１００sccmにおいてSF6 ７ないし２０sccmにおいてHBr 電力：５０ないし２００ワット 電力密度：０．２０ないし０．４０ワット／cm2 （基板の週評面に層方面領域に対する値） 圧力：４０ないし１２０ミリトル 磁場：０ないし１００ガウス このAMAT P5200MxP(商標)ポリシリコン・エッチング反
応炉は、カリフォルニア州サンタクララのアプライド・
マテリアルズ・インコーポレーテッドにより製造されて
いる。一実施例にあっては、８０sccmのSF6、10sccmのH
Br、１００ワットおよび１００ミリトルのエッチング・
パラメータを利用して行われる。他のエッチング装置が
利用される場合は、これらのエッチング・パラメータの
値も適宜調整される。
【００１９】図５に示されるように、半導体装置の製造
工程は、基板３０の一部にドーピングが行われる。この
ドーピングは、矢線５４で表現されているようにイオン
注入を利用して実行される。波線５２は、基板３０およ
びスペーサ４２に対する浸透レベルまたはドーピング・
レベルを示す。側壁スペーサ４２が比較的四角形であ
り、各スペーサはほぼ垂直な側壁面を有するので、基板
に対するドーピングはスペーサの外端部(outer edge)に
整合する。
【００２０】図６に示すように、ドープされた部分はア
ニール工程で活性化され（アクティブになり）、ドープ
領域６２を形成する。ドープ領域６２は、図示されてい
るトランジスタ用のソース／ドレイン領域（電流を搬送
する電極）になる。ゲート電極層（制御電極）３４は、
ゲート・スタック３１，３３，３５のトランジスタに対
して近似的に同一量だけドープ領域６２に重なっている
（この重複量は、Ｄ３の大きさをもって図示されてい
る）。したがって、３つのトランジスタのチャネル長は
ほぼ等しい。この半導体装置は、より高速のメモリ・セ
ル・トランジスタを得るため、周辺トランジスタの電気
的パラメータに不適切な影響を大きく与えることなく、
より小さな寸法で作成することが可能である。したがっ
て、同種の総てのトランジスタ（例えば、総てのｎチャ
ネル・トランジスタまたは総てのｐチャネル・トランジス
タ）は、同一のチャネル長、同一のリーク電流（「オ
フ」(off)電流）、同一のしきい電圧等を有することに
なる。ゲート・スタックの異なる高さに対処するための
付加的な試験構造は必要とされない。
【００２１】図７は次の工程を示す。ILD層７０は、ゲ
ート・スタック３１，３３，３５上に形成される。このI
LD層７０は、第１エッチ・ストップ層７２，第２エッチ・
ストップ層７４および厚い第３絶縁層７６を含む。第１
エッチ・ストップ層７２は一般に、約１５ないし４０ナ
ノメートルの範囲内の厚さを有する酸化物層である。第
２エッチ・ストップ層７４は一般に、約５０ないし１０
０ナノメートルの範囲内の厚さを有する傾斜(graded)窒
化物層である。この傾斜窒化物層は、その層が第１エッ
チ・ストップ層の側において実質的に化学両論的な(stoi
chiometric)シリコン窒化物であり、その反対側ではシ
リコン・リッチまたはほぼ総てシリコンであるように、
離散的又は連続的に性質が傾斜している。第１および第
２エッチ・ストップ層全体の厚さは、約１００ナノメー
トルに過ぎない程度にすべきである。他の実施例にあっ
ては、第１および第２エッチ・ストップ層７２，７４
を、単独のエッチ・ストップ層に置き換えることも可能
であり、この単独のエッチ・ストップ層は、シリコン酸
化物およびシリコン窒化物と異なるエッチング特性を有
するものである。厚い絶縁層７６は約５００ないし１５
００ナノメートルの範囲内の厚さを有し、一般に１以上
の個別酸化物層である。この特定の実施例にあっては、
厚い絶縁層７６は、燐ホウ素シリケート・ガラス(boroph
osphosilicate glass)である。ILD層７０は、化学機械
研摩(CMP)、レジスト・エッチ・バック工程等を利用して
平坦化される。
【００２２】ILD70をエッチングして開口７８を規定す
る。このエッチング工程は、スペーサ４２の四角形状を
維持することを必須条件とはしない。本実施例にあって
は、エッチニング後に残存するスペーサは、以後形成さ
れる導電性プラグが、ゲート・スタック３１，３３のゲ
ート電極に接触しないようにする必要がある。
【００２３】８フッ化ブタン(C4F8: octofluorobuten
e)、一酸化炭素(CO: carbon monoxide)および４フッ化
炭素(CF4: carbon tetrafluoride)を、約1:7:0.5(C4F8:
CO: CF4)の比率で利用して厚い絶縁層７６をエッチン
グし、層７６の多くを除去する。第２エッチ・ストップ
層７４に到達する前または直後に、CF4の供給を終え、
下側の第２エッチ・ストップ層７２に対する選択性を向
上させる。第２エッチ・ストップ層は、酸素(O2)および
フッ化メタン(CH3F)を約２：１ないし５：１(O2:CH3F)
の範囲内の比率で利用して、エッチングされる。第１エ
ッチ・ストップ層７２は、COおよびC4H8を約７：１(CO:
C4H8)の比率で使用してエッチングされる。第１および
第２エッチ・ストップ層をエッチングする間のＲＦ電力
は、厚い絶縁層７６をエッチングするためのＲＦ電力の
約２０ないし１００パーセントである。エッチングの全
部又は一部の期間中に、アルゴン、ヘリウム等を含む不
活性ガスを利用することも可能である。他のエッチング
・パラメータは従来通りである。
【００２４】図７に見られるように、スペーサ７９およ
び窒化物キャップ層３６は、エッチング工程中に侵食(e
rode)されるであろう。しかしながら、ゲート電極層３
４および以後形成される導電性プラグ層間にリーク経路
または電気短絡が形成されることを防止するために充分
な窒化物キャップ層３６およびスペーサ７９が残存す
る。
【００２５】図７に示されるように、開口７８内に導電
性プラグ７３が形成される。導電層は、ILD７０上およ
び開口７８内に形成される。開口７８外部の導電層の部
分は、ＣＭＰ、エッチ・バック工程等を利用して除去さ
れ、導電性プラグ７３が形成される。一般に導電層は複
数の導電層を含む。一実施例にあっては、チタニウム(T
i)、チタニウム窒化物(TiN)およびタングステン(W)が順
次堆積され、Ti/TiN/Wの複合物が研磨される。この実施
例にあっては、導電性プラグ７３はビット・ライン・コン
タクトになる。他の実施例にあっては、局所的な相互接
続構造が形成される。TiおよびTiNを１以上の屈折金属
(refractory metal)(タングステン、コバルト、モリブ
デン等)またはそれらの窒化物に置き換えることも可能
である。導電性プラグの多くは、タングステン(Ｗ)であ
り、銅やアルミニウム等の他の導電性材料で置き換える
ことも可能である。
【００２６】図８に示すように、実質的に完全な半導体
装置８０が形成されるように処理工程が続行される。相
互接続部８２が形成され、これは導電性プラグ７３に電
気的に結合され、この相互接続部８２上に保護層が形成
される。この実施例にあっては、SRAMアレイ内の相互接
続部８２（図中左側）はビット・ラインである。相互接
続部は、ほとんど銅またはアルミニウムであり、接着層
または障壁層を含むことが可能である。半導体装置をな
すための他の電気接続部も形成されるが、図示されては
いない。また、必要に応じて、付加的なILD層および相
互接続層を加えることも可能である。
【００２７】上記実施例による方法は、よりロバスト性
のあるスペーサ工程(robust spacerprocess)を与え、高
度な半導体装置に見受けられるプロセスの複雑化に対応
することが可能である。このプロセスは、より再生産性
があり（基板毎のばらつきが少ない）、更なるスケール
化を図ることおよびトランジスタ毎の電気的特性を一定
にすることを可能にする。また、歩留まりも改善され、
長期にわたる耐久性(long-term durability)も改善さ
れる。
【００２８】上述したプロセスは、スペーサに隣接して
形成される他の導電性構造にも拡張することが可能であ
る。例えば、導電性プラグ７３および相互接続部８２を
組み合わせて、共にはめ込まれた相互接続部(dual inla
id interconnect)に置き換えることも可能である。ま
た、その構造を基板から非常に離れた位置に形成するこ
とも可能である。例えば、相互接続部の上側部分が、相
互接続部の中間部分内の開口を介して、相互接続部の下
側部分に結合するようにすることも可能である。スペー
サおよび導電性構造は、上述した手法を用いて形成する
ことが可能である。はめ込まれたゲート電極(inlaid ga
te electrode)を形成する工程に、このプロセスを採用
することも可能である。この場合、絶縁層が形成され、
この絶縁層は、絶縁層内の開口中の側壁面に沿って形成
される側壁スペーサとともにパターニングされる。スペ
ーサは、基板内のトレンチ中の側壁面に沿って形成する
ことが可能である。
【００２９】以上本発明を特定の実施例に関して説明を
行ってきた。しかしながら、当業者であれば、本発明の
精神から逸脱することなく、様々な改良や変形をするこ
とも可能であろう。このため、明細書および図面は限定
的なものではなく説明の便宜上のものである。
【００３０】また、「より成る」、「から構成される」
等の表現は限定的な包含を意図するものではなく、要素
を掲げて表現されたプロセス、方法、物品または装置
は、それらの要素のみを包含するものではなく、明示的
に表現されていない他の要素を含む余地があるものと解
釈すべきである。
【図面の簡単な説明】
【図１】 ドープ領域を形成した後の半導体基板の部分
断面図を示す。
【図２】 導電性プラグを形成した後の半導体基板の部
分断面図を示す。
【図３】 各製造工程における半導体装置の部分断面図
を示す。
【図４】 各製造工程における半導体装置の部分断面図
を示す。
【図５】 各製造工程における半導体装置の部分断面図
を示す。
【図６】 各製造工程における半導体装置の部分断面図
を示す。
【図７】 各製造工程における半導体装置の部分断面図
を示す。
【図８】 各製造工程における半導体装置の部分断面図
を示す。
【符号の説明】
１００ 半導体基板 １０２ ドープ領域 １１２ ゲート誘電体層 １１４ ゲート電極層 １１６ 誘電体キャップ層 １１８ 酸化物薄膜 １２０ スペーサ １３０ 酸化物薄膜 １３２ 窒化物薄膜 １３４ 厚い酸化物層 １４２ コンタクト開口 １４６ 導電性プラグ ３０ 半導体デバイス用基板 ３２ ゲート誘電体層 ３４ ゲート電極層 ３６ 窒化物キャップ層 ３１，３３，３５ ゲート・スタック ３８ 保護層 ３９ 絶縁層 ４２ スペーサ ５２ ドーピング・レベル ６２ ドープ領域 ７０ 中間レベル誘電体層 ７２，７４ エッチ・ストップ層 ７３ 導電性プラグ ７６ 厚い絶縁層 ７８ 開口 ７９ スペーサ ８２ 相互接続部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8244 27/11 (72)発明者 ヨング−ジ・トム・リイ アメリカ合衆国テキサス州オースチン、パ ートリッジ・ベンド13034 (72)発明者 プク・ミン・ニュエン アメリカ合衆国テキサス州オースチン、ア デルフィ・レーン4500 (72)発明者 モースミ・ブハト アメリカ合衆国テキサス州オースチン、セ レナ・コーブ6609 (72)発明者 ウェイ・エドウイン・ウ アメリカ合衆国テキサス州オースチン、ヤ ウポン・ドライブ7701

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置を製造する方法であって：基
    板（３０）内または基板（３０）上に実質的に垂直な端
    部を形成する段階；前記実質的に垂直な端部に沿って前
    記基板（３０）上に第１層（３９）を形成する段階；お
    よび前記第１層（３９）をエッチングしてスペーサ（４
    ２）を形成する段階；より成り、前記のエッチングは、 各フッ素含有エッチング剤が、フッ素以外の原子につき
    少なくとも５つのフッ素原子の比率を有すること；前記
    のエッチングが約５００ミリトルより低い圧力で行われ
    ること；および前記のエッチングが約０．７５ワット／
    cm2より低い電力密度で行われること；のうち少なくと
    も２つに基づいて実行されることを特徴とする方法。
  2. 【請求項２】 半導体装置を製造する方法であって：基
    板（３０）上に第１スタック（３３）および第２スタッ
    ク（３５）を形成する段階であって、前記第１および第
    ２スタック（３３，３５）が互いに対向する側面を有
    し、少なくとも第１層（３６）が前記第１スタック（３
    ３）の一部ではあるが前記第２スタック（３５）の一部
    ではないところの段階；前記第１および第２スタック
    (３３，３５)上に第２層（３９）を形成する段階；およ
    び前記第２層をエッチングし、前記第１および第２スタ
    ック（３３，３５）の前記対向する側面に沿ってスペー
    サ（４２）を形成する段階；より成り、前記のエッチン
    グは、 各フッ素含有エッチング剤が、フッ素以外の原子につき
    少なくとも５つのフッ素原子の比率を有すること；前記
    のエッチングが約５００ミリトルより低い圧力で行われ
    ること；および前記のエッチングが約０．７５ワット／
    cm2より低い電力密度で行われること；のうち少なくと
    も１つに基づいて実行されることを特徴とする方法。
  3. 【請求項３】 半導体装置を製造する方法であって：第
    １ゲート・スタック（３３）および第２ゲート・スタック
    （３５）を基板（３０）上に形成する段階であって、前
    記第１および第２ゲート・スタック（３３，３５）が互
    いに対向する側面を有し、少なくとも第１層（３６）が
    前記第１ゲート・スタック（３３）の一部ではあるが前
    記第２ゲート・スタック（３５）の一部ではなく、前記
    第１ゲート・スタック（３３）が第１高さを有し、前記
    第２ゲート・スタック（３５）が第２高さを有し、前記
    第１高さが前記第２高さより実質的に高いところの段
    階；前記第１および第２ゲート・スタック(３３，３５)
    上に窒化物層（３９）を形成する段階；および前記窒化
    物層をエッチングし、前記第１および第２ゲート・スタ
    ック（３３，３５）の前記対向する側面に沿ってスペー
    サ（４２）を形成する段階；より成り、前記のエッチン
    グは、エッチング環境においてSF6が唯一のフッ素含有
    剤であること、他の分子がHBr, HCl, BBr3, BCl3,
    Br2, Cl2, O2およびN2より成る群から選択されるこ
    と、およびエッチング環境において前記他の分子が１１
    ないし２０の体積パーセントの比率を占めることに基づ
    いて実行され；前記のエッチングは約４０ないし２００
    ミリトルの範囲内の圧力で実行され、前記のエッチング
    は約０．２ないし０．４ワット／cm2より低い電力密度
    で実行されることを特徴とする方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009522819A (ja) * 2006-01-09 2009-06-11 インターナショナル・ビジネス・マシーンズ・コーポレーション 異なる高さのコンタクト線を有する高密度ｍｏｓｆｅｔ回路を製造するための構造および方法

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* Cited by examiner, † Cited by third party
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JP2009522819A (ja) * 2006-01-09 2009-06-11 インターナショナル・ビジネス・マシーンズ・コーポレーション 異なる高さのコンタクト線を有する高密度ｍｏｓｆｅｔ回路を製造するための構造および方法

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