JP2000100964A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000100964A JP2000100964A JP10265408A JP26540898A JP2000100964A JP 2000100964 A JP2000100964 A JP 2000100964A JP 10265408 A JP10265408 A JP 10265408A JP 26540898 A JP26540898 A JP 26540898A JP 2000100964 A JP2000100964 A JP 2000100964A
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Abstract
(57)【要約】
【課題】ＬＤＤ構造のＭＯＳ型トランジスタにおいて、
オフセットの長さが異なるトランジスタを作り分ける事
によってホットキャリアを重点的に減少させたいトラン
ジスタとそれほどでないトランジスタを作り分ける。 【解決手段】本発明の半導体装置は、ゲート電極膜厚を
変化させることにより、サイドウォールの長さをトラン
ジスタの種類毎に変え、オフセット長を調節しホットキ
ャリアの発生を低下させる。
オフセットの長さが異なるトランジスタを作り分ける事
によってホットキャリアを重点的に減少させたいトラン
ジスタとそれほどでないトランジスタを作り分ける。 【解決手段】本発明の半導体装置は、ゲート電極膜厚を
変化させることにより、サイドウォールの長さをトラン
ジスタの種類毎に変え、オフセット長を調節しホットキ
ャリアの発生を低下させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関する
ものであり、更に詳しくはＭＯＳ型半導体装置に関する
ものであり、特にホットキャリアにより半導体装置の特
性が変化するのを防ぐ又は緩和するための半導体装置の
構造に関するものである。
ものであり、更に詳しくはＭＯＳ型半導体装置に関する
ものであり、特にホットキャリアにより半導体装置の特
性が変化するのを防ぐ又は緩和するための半導体装置の
構造に関するものである。
【０００２】
【従来の技術】電源電圧を一定のままＭＯＳ型トランジ
スタの微細化を行うと、ドレイン端領域において電界の
変化がより急峻な状態となる。このためチャネル中を流
れる電子は、この高電界の作用により加速される。加速
された電子はドレイン端領域で衝突を起こして二次的に
電子や正孔を発生しこれがホットキャリアとなる。この
うち電子はゲート酸化膜に注入捕獲され、正孔は基板方
向へ流れることにより、しきい値電圧の上昇やコンダク
タンスの減少などが起こり半導体素子の特性変化が起こ
り半導体装置の寿命を短くする原因の一つとなる。
スタの微細化を行うと、ドレイン端領域において電界の
変化がより急峻な状態となる。このためチャネル中を流
れる電子は、この高電界の作用により加速される。加速
された電子はドレイン端領域で衝突を起こして二次的に
電子や正孔を発生しこれがホットキャリアとなる。この
うち電子はゲート酸化膜に注入捕獲され、正孔は基板方
向へ流れることにより、しきい値電圧の上昇やコンダク
タンスの減少などが起こり半導体素子の特性変化が起こ
り半導体装置の寿命を短くする原因の一つとなる。
【０００３】この現象を緩和するために様々なＭＯＳト
ランジスタの構造が開発されてきた。その中で代表的な
構造の一つとして、ドレイン端の不純物濃度を低濃度と
高濃度の２段階に設定し、低濃度の部分において空乏層
が広がりやすくなり電界強度の変化を緩やかにし、ホッ
トキャリアの発生率を小さくする事を目的としたＬＤＤ
(Lightly Doped Drain)構造がある。図３にＬＤＤ構
造を示す。
ランジスタの構造が開発されてきた。その中で代表的な
構造の一つとして、ドレイン端の不純物濃度を低濃度と
高濃度の２段階に設定し、低濃度の部分において空乏層
が広がりやすくなり電界強度の変化を緩やかにし、ホッ
トキャリアの発生率を小さくする事を目的としたＬＤＤ
(Lightly Doped Drain)構造がある。図３にＬＤＤ構
造を示す。
【０００４】図３においてＬＤＤ構造トランジスタを説
明する。 ソースとドレイン領域の不純物濃度層は低濃
度不純物層４と高濃度不純物層５の２段階になっている
構造をなす。またオフセット長６とは、チャネル部と高
濃度不純物層５の間の低濃度不純物層４の長さを指す。
この異なるイオン濃度の打ち分けはサイドウォール３を
マスクとして打ち込む。サイドウォール３は通常絶縁性
の材料で作られており、特に半導体製造では酸化シリコ
ンや窒化シリコン等が一般に用いられている。このサイ
ドウォール３の長さは、サイドウォールとなる材料の種
類やデポ時の膜厚、又はゲート電極の膜厚によって変化
する。この低濃度不純物層４からなるオフセットのため
にドレイン端で発生する空乏層がチャネル領域だけでな
く、オフセットの方にも広がる事が可能となる。そうす
ると空乏層は単一の不純物濃度構造のトランジスタと比
べると大きく広がる。電界の変化は広がった空乏層の分
だけ緩和され、チャネル部を流れるキャリアの加速が小
さくなるためホットキャリアの発生がその分だけ押さえ
られる事になる。オフセット長６は短すぎる場合は、空
乏層の広がりが十分得られず意味を成さない。また作製
工程の熱により高濃度不純物層５のイオンが横方向に拡
散し、低濃度不純物層４を追い抜く場合があるため或程
度の長さを確保する必要がある。またオフセット長６は
長すぎると、低濃度不純物のため抵抗が大きくトランジ
スタの電流特性を低下させる原因となる。オフセット長
６には適切な長さがあり、それは製造工程や要求される
トランジスタ特性等により様々である。従来の構造で
は、図３に示すように、サイドウォールはどのトランジ
スタでも一律の長さであり、またオフセット長６も一律
である。
明する。 ソースとドレイン領域の不純物濃度層は低濃
度不純物層４と高濃度不純物層５の２段階になっている
構造をなす。またオフセット長６とは、チャネル部と高
濃度不純物層５の間の低濃度不純物層４の長さを指す。
この異なるイオン濃度の打ち分けはサイドウォール３を
マスクとして打ち込む。サイドウォール３は通常絶縁性
の材料で作られており、特に半導体製造では酸化シリコ
ンや窒化シリコン等が一般に用いられている。このサイ
ドウォール３の長さは、サイドウォールとなる材料の種
類やデポ時の膜厚、又はゲート電極の膜厚によって変化
する。この低濃度不純物層４からなるオフセットのため
にドレイン端で発生する空乏層がチャネル領域だけでな
く、オフセットの方にも広がる事が可能となる。そうす
ると空乏層は単一の不純物濃度構造のトランジスタと比
べると大きく広がる。電界の変化は広がった空乏層の分
だけ緩和され、チャネル部を流れるキャリアの加速が小
さくなるためホットキャリアの発生がその分だけ押さえ
られる事になる。オフセット長６は短すぎる場合は、空
乏層の広がりが十分得られず意味を成さない。また作製
工程の熱により高濃度不純物層５のイオンが横方向に拡
散し、低濃度不純物層４を追い抜く場合があるため或程
度の長さを確保する必要がある。またオフセット長６は
長すぎると、低濃度不純物のため抵抗が大きくトランジ
スタの電流特性を低下させる原因となる。オフセット長
６には適切な長さがあり、それは製造工程や要求される
トランジスタ特性等により様々である。従来の構造で
は、図３に示すように、サイドウォールはどのトランジ
スタでも一律の長さであり、またオフセット長６も一律
である。
【０００５】しかしながら半導体装置内に存在するトラ
ンジスタの種類の増加に伴い、従来の方法ではオフセッ
ト長は一律で製造されるため各々のトランジスタに適し
た長さを得ることが出来ない。結局半導体装置内に２種
類以上あるトランジスタの一つに合わせ込むという方法
しか採ること出来ず一律となってしまう。
ンジスタの種類の増加に伴い、従来の方法ではオフセッ
ト長は一律で製造されるため各々のトランジスタに適し
た長さを得ることが出来ない。結局半導体装置内に２種
類以上あるトランジスタの一つに合わせ込むという方法
しか採ること出来ず一律となってしまう。
【０００６】
【発明が解決しようとする課題】従来のサイドウォール
を有するＭＯＳ型トランジスタでは、オフセットの長さ
をトランジスタ毎に変える事ができず、一律の長さとな
っていた。このためオフセットの長さをトランジスタ毎
に適切に設定する事が出来ない。その長さは一種類のト
ランジスタに合わせ込むか、平均値をとるかという事で
しか対処出来なかった。ここでオフセット長はホットキ
ャリアを重点的に減少させたいトランジスタだけでな
く、全てのトランジスタにおいて長く設定してしまうと
いうことができる。しかしこの方法を用いると高抵抗の
オフセットが長くなり、その分トランジスタの抵抗が増
加するという事になる。この抵抗増加分がトランジスタ
の電流値を減少させる。高電圧がかからず、ホットキャ
リアの効果が大きくないトランジスタにおいてもその作
用が起こり、半導体装置の電流動作特性を低下させるこ
とになる。
を有するＭＯＳ型トランジスタでは、オフセットの長さ
をトランジスタ毎に変える事ができず、一律の長さとな
っていた。このためオフセットの長さをトランジスタ毎
に適切に設定する事が出来ない。その長さは一種類のト
ランジスタに合わせ込むか、平均値をとるかという事で
しか対処出来なかった。ここでオフセット長はホットキ
ャリアを重点的に減少させたいトランジスタだけでな
く、全てのトランジスタにおいて長く設定してしまうと
いうことができる。しかしこの方法を用いると高抵抗の
オフセットが長くなり、その分トランジスタの抵抗が増
加するという事になる。この抵抗増加分がトランジスタ
の電流値を減少させる。高電圧がかからず、ホットキャ
リアの効果が大きくないトランジスタにおいてもその作
用が起こり、半導体装置の電流動作特性を低下させるこ
とになる。
【０００７】そこで本発明は複数種のトランジスタが存
在する半導体装置において、各々のトランジスタに適し
たオフセットの長さを設定することを目的とする。更に
各々のトランジスタに適したオフセットの長さを得る事
により、ホットキャリアによりトランジスタの特性変化
が起こるのを防ぐ又は緩和し、半導体装置の長寿命化、
歩留まり及び信頼性の向上を目的とする。
在する半導体装置において、各々のトランジスタに適し
たオフセットの長さを設定することを目的とする。更に
各々のトランジスタに適したオフセットの長さを得る事
により、ホットキャリアによりトランジスタの特性変化
が起こるのを防ぐ又は緩和し、半導体装置の長寿命化、
歩留まり及び信頼性の向上を目的とする。
【０００８】本発明を用いると、高電圧でホットキャリ
アを重点的に減少させたいトランジスタには長いオフセ
ットを、そうでないトランジスタにはそれに見合ったオ
フセット長を使い分ける事によって電流特性低減を押さ
えつつホットキャリア発生を減少させ、半導体装置の信
頼性を上げることができる。またトランジスタの構造自
体は従来より数多く使用されているＬＤＤ構造型のトラ
ンジスタを用いるため、実績があり信頼のできる構成を
使用していると言える。
アを重点的に減少させたいトランジスタには長いオフセ
ットを、そうでないトランジスタにはそれに見合ったオ
フセット長を使い分ける事によって電流特性低減を押さ
えつつホットキャリア発生を減少させ、半導体装置の信
頼性を上げることができる。またトランジスタの構造自
体は従来より数多く使用されているＬＤＤ構造型のトラ
ンジスタを用いるため、実績があり信頼のできる構成を
使用していると言える。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明ではサイドウォールを有するＭＯＳ型トラン
ジスタにおいて、サイドウォールの長さをゲート電極の
厚さによって異なる長さにしている事を特徴とする。さ
らに前記の方法を用いてトランジスタの種類に応じてサ
イドウォールの長さを変化させることにより、オフセッ
ト長を異なるように作製する事を特徴とする。
に、本発明ではサイドウォールを有するＭＯＳ型トラン
ジスタにおいて、サイドウォールの長さをゲート電極の
厚さによって異なる長さにしている事を特徴とする。さ
らに前記の方法を用いてトランジスタの種類に応じてサ
イドウォールの長さを変化させることにより、オフセッ
ト長を異なるように作製する事を特徴とする。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態の一例
を図面を使用しながら説明する。以下の説明は請求項
１、２、３に記述の事項を包括するものである。
を図面を使用しながら説明する。以下の説明は請求項
１、２、３に記述の事項を包括するものである。
【００１１】図面において、図１は請求項１、２、３に
記載の特徴的な構造を持つＬＤＤ構造のトランジスタの
断面構造である。また図２は請求項１、２、３に記載の
構造のトランジスタを作製するための製造過程を断面図
の形式で記述したものである。
記載の特徴的な構造を持つＬＤＤ構造のトランジスタの
断面構造である。また図２は請求項１、２、３に記載の
構造のトランジスタを作製するための製造過程を断面図
の形式で記述したものである。
【００１２】図１は右側のトランジスタが、左側のトラ
ンジスタに比べてゲート電極の膜厚が厚くサイドウォー
ル３が長いため、オフセット長６も長くなっているとい
う事を示す断面図である。以下に図２に従って図１のト
ランジスタの製造過程を説明する。まず一枚のシリコン
基板を熱酸化処理によって素子分離領域を作る。これは
まず熱酸化処理によりシリコン基板上に約３０ｎｍ程の
シリコン酸化膜を作製する。次にこの上に化学気相法に
よりシリコン窒化膜を約１５０ｎｍほど堆積させる。次
にフォトリソグラフィー法とドライエッチング法を用い
て素子分離領域となる場所のシリコン窒化膜を取り除
き、シリコン酸化膜を露出させる。再び熱酸化処理法に
より酸化させ、露出した酸化膜部分を約５００ｎｍ程ま
で厚くする。そしてシリコン窒化膜を取り除く事によ
り、素子分離領域が形成される。次に最初に形成された
シリコン酸化膜１０を取り除き、再び熱酸化処理法を用
いて狙いのゲート酸化膜を形成する。約２０ｎｍほどで
あるが、トランジスタの種類により異なる。この上にし
きい値電圧を調整するためのイオンを注入した後、ゲー
ト電極となるシリコン堆積層を化学気相法により約４０
０ｎｍほど堆積させる。この状態が図２(a)である。次
にこのシリコン膜９をフォトリソグラフィー法とドライ
エッチング法によりエッチングする。この時オフセット
長６を短くする方のトランジスタのみエッチングにより
形状を形成し、オフセット長６を長くする方はエッチン
グしない（図２(ｂ)）。
ンジスタに比べてゲート電極の膜厚が厚くサイドウォー
ル３が長いため、オフセット長６も長くなっているとい
う事を示す断面図である。以下に図２に従って図１のト
ランジスタの製造過程を説明する。まず一枚のシリコン
基板を熱酸化処理によって素子分離領域を作る。これは
まず熱酸化処理によりシリコン基板上に約３０ｎｍ程の
シリコン酸化膜を作製する。次にこの上に化学気相法に
よりシリコン窒化膜を約１５０ｎｍほど堆積させる。次
にフォトリソグラフィー法とドライエッチング法を用い
て素子分離領域となる場所のシリコン窒化膜を取り除
き、シリコン酸化膜を露出させる。再び熱酸化処理法に
より酸化させ、露出した酸化膜部分を約５００ｎｍ程ま
で厚くする。そしてシリコン窒化膜を取り除く事によ
り、素子分離領域が形成される。次に最初に形成された
シリコン酸化膜１０を取り除き、再び熱酸化処理法を用
いて狙いのゲート酸化膜を形成する。約２０ｎｍほどで
あるが、トランジスタの種類により異なる。この上にし
きい値電圧を調整するためのイオンを注入した後、ゲー
ト電極となるシリコン堆積層を化学気相法により約４０
０ｎｍほど堆積させる。この状態が図２(a)である。次
にこのシリコン膜９をフォトリソグラフィー法とドライ
エッチング法によりエッチングする。この時オフセット
長６を短くする方のトランジスタのみエッチングにより
形状を形成し、オフセット長６を長くする方はエッチン
グしない（図２(ｂ)）。
【００１３】次に酸化シリコン１０を化学気相法により
約１００ｎｍ程堆積させると図２(ｃ)の状態となる。こ
の堆積させた酸化シリコン１０をフォトリソグラフィー
法とウェットエッチング法により、オフセット長６が長
いトランジスタの方のみ取り除く。この状態が図２(d)
である。この後再び化学気相法により、シリコン堆積層
９を約４００ｎｍほど堆積させる。図２(e)がその時の
状態である。そして、フォトリソグラフィー方とドライ
エッチング法によりオフセットが長いトランジスタのゲ
ート電極１を形成する。この状態が図２(f)である。こ
の時先ほど形成された、オフセット長６が短いトランジ
スタのゲート電極１はシリコン酸化膜１０により保護さ
れる。これはエッチング時のシリコンと酸化シリコンの
エッチングレートの違いを利用した方法である。
約１００ｎｍ程堆積させると図２(ｃ)の状態となる。こ
の堆積させた酸化シリコン１０をフォトリソグラフィー
法とウェットエッチング法により、オフセット長６が長
いトランジスタの方のみ取り除く。この状態が図２(d)
である。この後再び化学気相法により、シリコン堆積層
９を約４００ｎｍほど堆積させる。図２(e)がその時の
状態である。そして、フォトリソグラフィー方とドライ
エッチング法によりオフセットが長いトランジスタのゲ
ート電極１を形成する。この状態が図２(f)である。こ
の時先ほど形成された、オフセット長６が短いトランジ
スタのゲート電極１はシリコン酸化膜１０により保護さ
れる。これはエッチング時のシリコンと酸化シリコンの
エッチングレートの違いを利用した方法である。
【００１４】次にゲート電極１形成後、オフセットとな
る領域を形成するためイオン注入を行う。この状態が図
２(g)である。注入量は低濃度不純物層４を形成するた
め約１０の１３乗個／ｃｍ程度とする。このあと化学気
相法により酸化シリコン１０を堆積し(図２(ｈ))、ドラ
イエッチ法でバックエッチしてサイドウォール３を形成
する。この時サイドウォール３の長さはオフセットの短
いトランジスタでは約２ｎｍ程度であるが、オフセット
の長いトランジスタでは約倍程度である。この後再びイ
オン注入を行い、ドレインとソース領域を形成する。こ
の時は高濃度に不純物を打ち込む。約１０の１５乗個／
ｃｍ程度を行う。この状態が図２(ｉ)である。
る領域を形成するためイオン注入を行う。この状態が図
２(g)である。注入量は低濃度不純物層４を形成するた
め約１０の１３乗個／ｃｍ程度とする。このあと化学気
相法により酸化シリコン１０を堆積し(図２(ｈ))、ドラ
イエッチ法でバックエッチしてサイドウォール３を形成
する。この時サイドウォール３の長さはオフセットの短
いトランジスタでは約２ｎｍ程度であるが、オフセット
の長いトランジスタでは約倍程度である。この後再びイ
オン注入を行い、ドレインとソース領域を形成する。こ
の時は高濃度に不純物を打ち込む。約１０の１５乗個／
ｃｍ程度を行う。この状態が図２(ｉ)である。
【００１５】以上の方法により、オフセット長６の異な
るトランジスタが一枚の基板上に形成される。
るトランジスタが一枚の基板上に形成される。
【００１６】以上が、本発明の半導体装置及び製造方法
である。
である。
【００１７】
【発明の効果】本発明のうち請求項３に記載の発明は、
長いオフセット長のトランジスタと短いオフセット長ト
ランジスタを同一半導体装置内に作りわけ、電流特性低
下を招くことなくホットキャリアの発生を低く押さえて
半導体素子の歩留まり、寿命及び信頼性を高める事がで
きる。
長いオフセット長のトランジスタと短いオフセット長ト
ランジスタを同一半導体装置内に作りわけ、電流特性低
下を招くことなくホットキャリアの発生を低く押さえて
半導体素子の歩留まり、寿命及び信頼性を高める事がで
きる。
【図１】本発明の方法により作製されるオフセット長が
異なるＬＤＤ構造のＭＯＳ型トランジスタの断面図であ
る。
異なるＬＤＤ構造のＭＯＳ型トランジスタの断面図であ
る。
【図２】本発明のトランジスタを作製するための、製造
工程を断面図で示してある。
工程を断面図で示してある。
【図３】従来の製造方法により作製されるＬＤＤ構造の
ＭＯＳ型トランジスタの断面図である。
ＭＯＳ型トランジスタの断面図である。
１．．ゲート電極 ２．．ゲート酸化膜 ３．．サイドウォール ４．．低濃度不純物領域 ５．．高濃度不純物領域 ６．．オフセット長 ７．．シリコン基板 ８．．素子分離領域 ９．．シリコン堆積層 １０．．酸化シリコン堆積層
Claims (3)
- 【請求項１】単一ドレイン構造でないＭＯＳ型トランジ
スタにおいて、そのオフセット長が異なるトランジスタ
が同一基板内に存在する事を特徴とする半導体装置。 - 【請求項２】サイドウォールを有するＭＯＳ型トランジ
スタにおいて、サイドウォールの長さが異なったトラン
ジスタが同じ基板内に存在する事を特徴とする半導体装
置。 - 【請求項３】ＭＯＳ型トランジスタにおいて、そのゲー
ト電極の膜厚が異なるトランジスタが同一基板内に存在
する事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10265408A JP2000100964A (ja) | 1998-09-18 | 1998-09-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10265408A JP2000100964A (ja) | 1998-09-18 | 1998-09-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000100964A true JP2000100964A (ja) | 2000-04-07 |
Family
ID=17416761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10265408A Withdrawn JP2000100964A (ja) | 1998-09-18 | 1998-09-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000100964A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008085138A (ja) * | 2006-09-28 | 2008-04-10 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2009522819A (ja) * | 2006-01-09 | 2009-06-11 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 異なる高さのコンタクト線を有する高密度ｍｏｓｆｅｔ回路を製造するための構造および方法 |
| US9525066B2 (en) | 2014-06-25 | 2016-12-20 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
-
1998
- 1998-09-18 JP JP10265408A patent/JP2000100964A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009522819A (ja) * | 2006-01-09 | 2009-06-11 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 異なる高さのコンタクト線を有する高密度ｍｏｓｆｅｔ回路を製造するための構造および方法 |
| JP2008085138A (ja) * | 2006-09-28 | 2008-04-10 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| US9525066B2 (en) | 2014-06-25 | 2016-12-20 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040715 |
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| A131 | Notification of reasons for refusal |
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| A761 | Written withdrawal of application |
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