CN111755336A - 场效应管的制备方法、场效应管及半导体衬底 - Google Patents
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Abstract
本发明提供一种鳍式场效应管的制备方法、场效应管及半导体衬底，能够在满足场效应管小尺寸需求的情况下，减小场效应管的GIDL电流。该制备方法包括：提供半导体衬底，至少一部分半导体衬底上铺设有栅介质层，栅介质层上设有栅极结构以及侧墙，且侧墙至少覆盖栅极结构侧壁；其中，栅介质层下方预设区域的半导体衬底与预设区域外侧的半导体衬底形成台阶；设置隔离层，隔离层覆盖台阶的部分侧壁；在半导体衬底上配置源极以及漏极，源极以及漏极的顶面与台阶齐平。本发明在GIDL电流的传输路径上利用隔离层进行了阻挡，从而能够在满足场效应管小尺寸需求的情况下，减小场效应管的GIDL电流。
Description
技术领域
本发明涉及半导体制造加工领域，更详细地说，本发明涉及一种场 效应管的制备方法、场效应管及半导体衬底。
背景技术
随着超大规模集成电路技术的迅速发展，场效应管的尺寸在不断减 小。由于场效应管尺寸的急剧减小，栅氧化层的厚度减小至2nm甚至更 薄。在器件按比例缩小尺寸的同时，工作电压并未相应地等比例降低， 这使得器件的沟道电场和氧化层电场显著增加，因薄栅而带来的器件的 可靠性问题日益突出。
在场效应管中，栅诱导漏极泄漏电流(gate-induce drain leakage， GIDL)对场效应管的可靠性影响较大。场效应管中引发静态功耗的泄露 电流主要有：源到漏的亚阈泄露电流，栅泄露电流，发生在栅漏交叠区 的栅致漏极泄露GIDL电流。在这些泄露电流中，电路中器件处于关态 或者处于等待状态时，GIDL电流在泄露电流中处主导地位。随着栅氧化层越来越薄，GIDL电流急剧增加。
因此，如何在满足小尺寸需求的情况下，减小场效应管的GIDL电 流，已成为业界亟待解决的技术问题。
发明内容
本发明解决的技术问题是提供一种场效应管的制备方法、场效应管 及半导体衬底，能够在满足场效应管小尺寸需求的情况下，减小场效应 管的GIDL电流。
为了解决上述问题，本发明提供一种场效应管的制备方法，包括：
提供半导体衬底，至少一部分半导体衬底上铺设有栅介质层，栅介 质层上设有栅极结构以及侧墙，且侧墙至少覆盖栅极结构侧壁；其中， 栅介质层下方预设区域的半导体衬底与预设区域外侧的半导体衬底形成 台阶；
设置隔离层，隔离层覆盖台阶的部分侧壁；
在半导体衬底上配置源极以及漏极，源极以及漏极的顶面与台阶齐 平。
本发明所提供的技术方案中，半导体衬底栅极结构以外的区域下沉， 形成台阶。这样，在台阶的部分侧壁设置隔离层后，再配置顶面与台阶 齐平的源极以及漏极，不仅保证了场效应器件的正常使用，而且在GIDL 电流的传输路径上利用隔离层进行了阻挡，从而能够在满足场效应管小 尺寸需求的情况下，减小场效应管的GIDL电流。
在本发明的较优技术方案中，在提供半导体衬底的步骤中，包括： 沉积栅介质层，栅介质层覆盖半导体衬底；在栅介质层上制作栅极结构； 形成至少覆盖栅极结构侧壁的侧墙；进行刻蚀，去除栅极结构所在区域 以外的栅介质层，并令栅介质层下方预设区域的半导体衬底高于预设区 域外侧的半导体衬底。
进一步地，在本发明的较优技术方案中，侧墙采用氮化硅材料，栅 介质层采用氧化硅材料，刻蚀气体包括C4F8、CH3F、CH2F2、CHF3、 CF4、Ar、He、O2中的一种或两种以上。
进一步地，在本发明的较优技术方案中，设置隔离层，包括：反掺 杂隔离层，隔离层覆盖半导体衬底以及台阶的侧壁；去除覆盖半导体衬 底的隔离层；刻蚀半导体衬底，形成台阶。提供了一种设置隔离层的具 体实现形式，增加了本发明实施方式的灵活性。并且，在设置隔离层的 步骤中，还对半导体衬底进行刻蚀，能够给源极以及漏极预留足够的设置空间，为获取性能更好的场效应管提供了基础。
在本发明的较优技术方案中，设置隔离层后，还包括：进行退火处 理。
在本发明的较优技术方案中，隔离层为硼离子层或磷离子层。
在本发明的较优技术方案中，源极为外延源极；漏极为外延漏极， 场效应管的性能更好。
在本发明的较优技术方案中，场效应管为环绕栅极场效应管、鳍式 场效应管或平面型场效应管。
在本发明的较优技术方案中，场效应管为NMOS、PMOS或CMOS 器件。
本发明还提供一种场效应管，包括：
半导体衬底，至少一部分半导体衬底上铺设有栅介质层，栅介质层 上设有栅极结构以及侧墙，且侧墙至少覆盖栅极结构侧壁；其中，栅介 质层下方预设区域的半导体衬底与预设区域外侧的半导体衬底形成台阶；
隔离层，隔离层覆盖台阶的部分侧壁；
源极，源极设置于半导体衬底，且源极的顶面与台阶齐平；
漏极，漏极设置于半导体衬底，且漏极的顶面与台阶齐平。
本发明还提供一种半导体衬底，包括：衬底本体以及隔离层；衬底 本体设有台阶；其中，台阶的台面用于设置栅介质层、栅极结构以及侧 墙；隔离层覆盖台阶的部分侧壁。
附图说明
图1～图7是本发明实施方式中场效应管在不同工序中的结构剖视 图。
具体实施方式
如背景技术所述，如何在满足小尺寸需求的情况下，减小场效应管 的GIDL电流，已成为业界亟待解决的技术问题。
为解决上述问题，本发明提供一种场效应管的制备方法，使得半导 体衬底栅极结构以外的区域下沉，形成台阶。这样，在台阶的部分侧壁 设置隔离层后，再配置顶面与台阶齐平的源极以及漏极，不仅保证了场 效应器件的正常使用，而且在GIDL电流的传输路径上利用隔离层进行 了阻挡，从而能够在满足场效应管小尺寸需求的情况下，减小场效应管的GIDL电流。
现在将参照附图来详细描述本发明的各种示例性实施例。应理解， 除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布 置、数字表达式和数值不应被理解为对本发明范围的限制。 此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以 相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不 作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详 细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和 装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此， 一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将 不需要对其进行进一步讨论。
本发明一优选实施例提供了一种场效应管的制备方法，以下进行具 体说明：
请参考图1，提供半导体衬底101，至少一部分半导体衬底101上铺 设有栅介质层102。栅介质层102上设有栅极结构103以及侧墙104，且 侧墙104至少覆盖栅极结构103侧壁。栅介质层102下方预设区域的半 导体衬底101与预设区域外侧的半导体衬底101形成台阶。
本实施例中，预设区域为栅介质层102所覆盖的区域。栅介质层102 下方预设区域即为半导体衬底101上覆盖有栅介质层102的区域。
半导体衬底101作为形成半导体器件的工艺基础，材料可以为多晶 硅。栅介质层102起到绝缘作用，用于隔离器件中不同的结构。在本发 明实施例中，栅介质层102的材料可以为SiO2。本实施例中，采用化学 气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成侧墙104，侧 墙104的材料为氧化硅、氮化硅或氮氧化硅；本实施方式中，为了使后 续步骤中对于侧墙104及栅介质层102的刻蚀具有不同速率，需要将栅 介质层102的材料与侧墙104的材料区别开来，本实施方式中侧墙104 为氮化硅材料，采用化学气相沉积工艺制得。
本实施例中所提供的半导体衬底101的获取方式为：沉积栅介质层 102。由于沉积栅介质层102的操作是一个整体的操作，因此栅介质层 102会覆盖整个半导体衬底101的上表面，如图2所示。而后，在栅介 质层102上制作栅极结构103，形成至少覆盖栅极结构103侧壁的侧墙 104。此后，再进行刻蚀，去除栅极结构103所在区域以外的栅介质层 102，并令栅介质层102下方区域的半导体衬底101高于外侧的半导体衬 底101。
本实施例中的场效应管为NMOS、PMOS或CMOS器件，且场效应 管为环绕栅极场效应管、鳍式场效应管或平面型场效应管。源极106可 以设置为外延源极，漏极107可以设置为外延漏极。
进行刻蚀步骤时，采用干法刻蚀方法刻蚀栅介质层102。在刻蚀过 程中，采用对于栅介质层102具有高选择比的反应气体，在刻蚀栅介 质层102的同时，几乎不会影响到侧墙104形貌。如，刻蚀气体可以 包括C4F8、CH3F、CH2F2、CHF3、CF4、Ar、He、O2中的一种或两种以上。在实际操作时，也可以采用湿法刻蚀方法进行刻蚀，本实施例并 不对此进行限定。
设置隔离层105，隔离层105覆盖台阶的部分侧壁，而后在半导体 衬底101上设置源极106以及漏极107，源极106和漏极107的顶面与 台阶齐平，如图3所示。
本实施例中，设置隔离层105的方式为：反掺杂隔离层105，隔离 层105会覆盖半导体衬底101以及台阶的侧壁，如图4所示。而后，去 除覆盖半导体衬底101的隔离层105，刻蚀半导体衬底101，形成台阶。
进行刻蚀步骤时，可以采用湿法刻蚀方法刻蚀隔离层105。本实施 例中，若场效应管为N型场效应管，则隔离层105为硼离子层。若场效 应管为P型场效应管，则隔离层105为磷离子层。
本实施例中，在完成隔离层105的设置后，再进行退火处理，以保 证场效应管的良好性能，避免隔离层105的反掺杂给场效应管的性能造 成影响。其中，隔离层105是一层和S/D不同掺杂类型的掺杂层，可通 过离子注入IMP或外延生长工艺形成，其厚度在1nm～5nm之间。
不难看出，本实施例中半导体衬底101栅极结构103以外的区域下 沉，形成台阶。在台阶的部分侧壁设置隔离层105后，再配置顶面与台 阶齐平的源极以及漏极，不仅保证了场效应器件的正常使用，而且在 GIDL电流的传输路径上利用隔离层进行了阻挡，从而能够在满足场效 应管小尺寸需求的情况下，减小场效应管的GIDL电流。
本发明一优选实施例还提供了一种场效应管的制备方法，以下进行 具体说明：
请参考图5，提供半导体衬底101，至少一部分半导体衬底101上铺 设有栅介质层102。栅介质层102上设有栅极结构103以及侧墙104，且 侧墙104至少覆盖栅极结构103侧壁。栅介质层102下方预设区域的半 导体衬底101与预设区域外侧的半导体衬底101形成台阶。
本实施例中，预设区域略小于栅介质层102所覆盖的区域，且栅介 质层102两侧均突出于半导体衬底101。
半导体衬底101作为形成半导体器件的工艺基础，材料可以为多晶 硅。栅介质层102起到绝缘作用，用于隔离器件中不同的结构。在本发 明实施例中，栅介质层102的材料可以为SiO2。本实施例中，采用化学 气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成侧墙104，侧 墙104的材料为氧化硅、氮化硅或氮氧化硅；本实施方式中，为了使后 续步骤中对于侧墙104及栅介质层102的刻蚀具有不同速率，需要将栅 介质层102的材料与侧墙104的材料区别开来，本实施方式中侧墙104 为氮化硅材料，采用化学气相沉积工艺制得。
本实施例中所提供的半导体衬底101的获取方式为：沉积栅介质层 102。由于沉积栅介质层102的操作是一个整体的操作，因此栅介质层 102会覆盖整个半导体衬底101的上表面，如图2所示。而后，在栅介 质层102上制作栅极结构103，并形成至少覆盖栅极结构103侧壁的侧 墙104。此后，再进行刻蚀，去除栅极结构103所在区域以外的栅介质 层102，并令栅介质层102下方区域的半导体衬底101高于外侧的半导 体衬底101。
本实施例中，进行刻蚀的步骤中，在去除栅极结构103所在区域以 外的栅介质层102后，不仅会对半导体衬底101进行纵向刻蚀，还会对 半导体衬底101进行横向刻蚀，以获取如图5所示的结构。
本实施例中的场效应管为NMOS、PMOS或CMOS器件，且场效应 管为环绕栅极场效应管、鳍式场效应管或平面型场效应管。源极106可 以设置为外延源极，漏极107可以设置为外延漏极。
进行刻蚀步骤时，采用干法刻蚀方法刻蚀栅介质层102。在刻蚀过 程中，采用对于栅介质层102具有高选择比的反应气体，在刻蚀栅介 质层102的同时，几乎不会影响到侧墙104形貌。如，刻蚀气体可以 包括C4F8、CH3F、CH2F2、CHF3、CF4、Ar、He、O2中的一种或两种以上。在实际操作时，也可以采用湿法刻蚀方法进行刻蚀，本实施例并 不对此进行限定。
设置隔离层105，隔离层105覆盖台阶的部分侧壁，而后在半导体 衬底101源极106以及漏极107，源极106和漏极107的顶面与台阶齐 平，如图6所示。
本实施例中，设置隔离层105的方式为：反掺杂隔离层105，隔离 层105会覆盖半导体衬底101以及台阶的侧壁，如图7所示。而后，去 除覆盖半导体衬底101的隔离层105，刻蚀半导体衬底101，形成台阶。
进行刻蚀步骤时，可以采用湿法刻蚀方法隔离层105。本实施例中， 若场效应管为N型场效应管，则隔离层105为硼离子层。若场效应管为 P型场效应管，则隔离层105为磷离子层。
本实施例中，在完成隔离层105的设置后，再进行退火处理，以保 证场效应管的良好性能，避免隔离层105的反掺杂给场效应管的性能造 成影响。
不难看出，本实施例中所获取的场效应管的平整性更好，不仅保证 了场效应器件的正常使用，而且在GIDL电流的传输路径上利用隔离层 进行了阻挡，从而能够在满足场效应管小尺寸需求的情况下，减小场效 应管的GIDL电流。
本发明一优选实施例还提供了一种场效应管，如图3或图6所示。 本实施例中的场效应管为NMOS、PMOS或CMOS器件，且场效应管为 环绕栅极场效应管、鳍式场效应管或平面型场效应管。以下进行具体说 明：
场效应管包括：半导体衬底101，至少一部分所述半导体衬底101 上铺设有栅介质层102，所述栅介质层102上设有栅极结构103以及侧 墙104，且侧墙104至少覆盖所述栅极结构103侧壁。其中，所述栅介 质层102下方预设区域的所述半导体衬底101与预设区域外侧的所述半 导体衬底101形成台阶。
本实施例中，预设区域既可以为栅介质层102所覆盖的区域，如图 3所示，也可以略小于栅介质层102所覆盖的区域，如图6所示。
半导体衬底101作为形成半导体器件的工艺基础，材料可以为多晶 硅。栅介质层102起到绝缘作用，用于隔离器件中不同的结构。在本发 明实施例中，栅介质层102的材料可以为SiO2。本实施例中，采用化学 气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成侧墙104，侧 墙104的材料为氧化硅、氮化硅或氮氧化硅；本实施方式中，为了使后 续步骤中对于侧墙104及栅介质层102的刻蚀具有不同速率，需要将栅 介质层102的材料与侧墙104的材料区别开来，本实施方式中侧墙104 为氮化硅材料，采用化学气相沉积工艺制得。
隔离层105，所述隔离层覆盖所述台阶的部分侧壁。本实施例中， 若场效应管为N型场效应管，则隔离层105为硼离子层。若场效应管为 P型场效应管，则隔离层105为磷离子层。
源极106，所述源极设置于所述半导体衬底，且所述源极的顶面与 所述台阶齐平。漏极107，所述漏极设置于所述半导体衬底，且所述漏 极的顶面与所述台阶齐平。本实施例中，场效应管为鳍式场效应管时， 源极106可以为外延源极，漏极107可以外延漏极。、
不难看出，本实施例中半导体衬底101栅极结构103以外的区域下 沉，形成台阶。在台阶的部分侧壁设置隔离层105后，再配置顶面与台 阶齐平的源极以及漏极，不仅保证了场效应器件的正常使用，而且在 GIDL电流的传输路径上利用隔离层进行了阻挡，从而能够在满足场效 应管小尺寸需求的情况下，减小场效应管的GIDL电流。
本发明一优选实施例还提供了一种半导体衬底，包括：衬底本体以 及隔离层。衬底本体设有台阶；其中，台阶的台面用于设置栅介质层、 栅极结构以及侧墙，隔离层覆盖所述台阶的部分侧壁。
不难看出，本实施例中的半导体衬底应用于上述实施例所获取的场 效应管中，由于隔离层105的存在，在后续设置源极以及漏极后，能够 实现在GIDL电流的传输路径上利用隔离层进行阻挡，从而能够在满足 场效应管小尺寸需求的情况下，减小场效应管的GIDL电流。
至此，已经结合附图描述了本发明的技术方案，但是，本领域技术 人员容易理解的是，本发明的保护范围显然不局限于这些具体实施方式。 在不偏离本发明的原理的前提下，本领域技术人员可以对相关技术特征 作出等同的更改或替换，这些更改或替换之后的技术方案都将落入本发 明的保护范围之内。
Claims (11)
1.一种场效应管的制备方法，其特征在于，包括：
提供半导体衬底，至少一部分所述半导体衬底上铺设有栅介质层，所述栅介质层上设有栅极结构以及侧墙，且侧墙至少覆盖所述栅极结构侧壁；其中，所述栅介质层下方预设区域的所述半导体衬底与预设区域外侧的所述半导体衬底形成台阶；
设置隔离层，所述隔离层覆盖所述台阶的部分侧壁；
在所述半导体衬底上配置源极以及漏极，所述源极以及所述漏极的顶面与所述台阶齐平。
2.如权利要求1所述的场效应管的制备方法，其特征在于，在所述提供半导体衬底的步骤中，包括：
沉积栅介质层，所述栅介质层覆盖所述半导体衬底；
在所述栅介质层上制作栅极结构；
形成至少覆盖所述栅极结构侧壁的侧墙；
进行刻蚀，去除所述栅极结构所在区域以外的栅介质层，并令所述所述栅介质层下方预设区域的所述半导体衬底高于预设区域外侧的所述半导体衬底。
3.如权利要求2所述的场效应管的制备方法，其特征在于，所述侧墙采用氮化硅材料，所述栅介质层采用氧化硅材料，所述刻蚀气体包括C4F8、CH3F、CH2F2、CHF3、CF4、Ar、He、O2中的一种或两种以上。
4.如权利要求2所述的场效应管的制备方法，其特征在于，所述设置隔离层，包括：
反掺杂隔离层，所述隔离层覆盖所述半导体衬底以及所述台阶的侧壁；
去除覆盖所述半导体衬底的所述隔离层；
刻蚀所述半导体衬底，形成所述台阶。
5.如权利要求1所述的场效应管的制备方法，其特征在于，所述设置隔离层后，还包括：
进行退火处理。
6.如权利要求1所述的场效应管的制备方法，其特征在于，所述隔离层为硼离子层或磷离子层。
7.如权利要求1所述的场效应管的制备方法，其特征在于，所述源极为外延源极；所述漏极为外延漏极。
8.根据权利要求1所述的场效应管的制备方法，其特征在于，所述场效应管为环绕栅极场效应管、鳍式场效应管或平面型场效应管。
9.如权利要求1所述的场效应管的制备方法，其特征在于，所述场效应管为NMOS、PMOS或CMOS器件。
10.一种场效应管，其特征在于，包括：
半导体衬底，至少一部分所述半导体衬底上铺设有栅介质层，所述栅介质层上设有栅极结构以及侧墙，且侧墙至少覆盖所述栅极结构侧壁；其中，所述栅介质层下方预设区域的所述半导体衬底与预设区域外侧的所述半导体衬底形成台阶，其中，所述栅介质层下方预设区域为半导体衬底上覆盖有栅介质层的区域；
隔离层，所述隔离层覆盖所述台阶的部分侧壁；
源极，所述源极设置于所述半导体衬底，且所述源极的顶面与所述台阶齐平；
漏极，所述漏极设置于所述半导体衬底，且所述漏极的顶面与所述台阶齐平。
11.一种半导体衬底，其特征在于，包括：衬底本体以及隔离层；
所述衬底本体设有台阶；其中，所述台阶的台面用于设置栅介质层、栅极结构以及侧墙；
所述隔离层覆盖所述台阶的部分侧壁。
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