CN101465323A - 可以避免有源区宽度减小的半导体装置的制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置的制造方法，所述方法可以避免隔离结构的丧失并且还可以稳定地形成外延硅层。所述半导体装置的制造方法包括在具有有源区和隔离区的半导体衬底中界定沟槽。所述沟槽部分用第一绝缘层填充。蚀刻保护层形成于用所述第一绝缘层填充的沟槽的表面上。第二绝缘层被填充在形成有所述蚀刻保护层的沟槽中，从而在半导体衬底的隔离区中形成隔离结构。最后，半导体衬底的有源区的部分被凹入，使得所述隔离结构具有比所述半导体衬底的有源区区高的高度。

Description

可以避免有源区宽度减小的半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造方法，更具体地，涉及可以避免有源区宽度减小的半导体装置的制造方法。
背景技术
随着半导体制造技术的发展，半导体装置的集成度越来越高，并且因而晶体管的尺寸逐渐减小。随着单元晶体管的尺寸减小，用于电隔离装置的隔离结构的尺寸也减小。
结果，检验了有效地形成小尺寸隔离结构的技术，以便提高半导体装置的集成度。这就是说，随着由隔离结构所占据的半导体装置的面积减小，形成能够最大化元件之间的绝缘效应的隔离结构的技术变得日益重要。
以下，将参考图1A和1B示意性地描述根据常规技术的半导体装置的隔离结构的形成方法。
参考图1A，由衬垫氧化物层111和衬垫氮化物层112构成的硬掩模形成于半导体衬底100上，使得半导体衬底100的隔离区被暴露。
通过使用硬掩模作为蚀刻掩模，蚀刻半导体衬底100的被暴露的部分，在半导体衬底的隔离区中界定沟槽113。侧壁氧化物114、衬里氮化物层115、和衬里氧化物层116顺序形成于沟槽113的表面上。
参考图1B，用于隔离的绝缘层115被填充于形成有衬里氧化物层116的沟槽113中。半导体装置的隔离结构123通过CMP(化学和机械抛光)形成用于隔离的绝缘层。隔离结构123形成得比半导体衬底100的有源区110高。
但是，根据常规技术形成的隔离结构123在后续的清洁工艺中可能逐渐丧失。结果，隔离结构123具有比半导体衬底100的有源区110低的高度。
图2是示出其中隔离结构通过实施清洁工艺丧失的状态的图。
参考图2，随着隔离结构123具有比半导体衬底的有源区110低的高度，一种现象，即环绕壕沟(moat)现象出现，其中隔离结构123的部分在有源区110周围被凹陷。环绕壕沟现象引起形成栅极氧化物层的氧化工艺期间的有源区110的侧壁的氧化并且因而减小了有源区110的宽度。
图3是示出其中半导体衬底的有源区的宽度被减小的状态的图。
参考图3，其中有源区110的宽度被栅极氧化物工艺减小的现象起增加半导体装置的电阻的因素的作用。
同时，形成隔离结构123之后，实施在有源区110上形成外延硅层的SEG(硅外延生长)工艺。
图4和5是示出根据常规技术的其中外延层通过SEG工艺形成的状态。
参考图4，在有源区110具有窄宽度的情形实施SEG工艺，外延硅层160可以形成为不正常的形状。
参考图5，在有源区110具有窄宽度的情形实施SEG工艺，外延硅层160之间可以出现桥接现象。
发明内容
本发明的实施例涉及可以避免隔离结构丧失的半导体装置的制造方法。
本发明的实施例还涉及可以避免有源区的宽度减小的半导体装置的制造方法。
此外本发明的实施例还涉及可以稳定地形成外延层的半导体装置的制造方法。
在一方面中，一种半导体装置的制造方法包括的步骤是：在具有有源区和隔离区的半导体衬底中形成沟槽；在沟槽的下表面形成第一绝缘层；在用第一绝缘层填充的沟槽的表面上形成蚀刻保护层；在形成有蚀刻保护层的沟槽中填充第二绝缘层，并且因而在半导体衬底的隔离区中形成隔离结构；并且将半导体衬底的有源区的部分凹入，使得隔离结构具有比半导体衬底的有源区高的高度。
沟槽使用由衬垫氧化物层和衬垫氮化物层的堆叠结构构成的硬掩模来界定。
衬垫氮化物层形成至300～800埃的厚度。
在界定沟槽的步骤之后并且在形成第一绝缘层的步骤之前，所述方法还包括的步骤是：在沟槽的整个表面上顺序形成侧壁氧化物、衬里氮化物层、和衬里氧化物层。
在形成所述衬里氧化物层的步骤之后，所述方法还包括的步骤是：使用SPM、SC-1、BOE和HF中的至少一溶液，进行形成有衬里氧化物层的半导体衬底的清洁工艺。
第一绝缘层作为可流动绝缘层形成。
可流动绝缘层通过使用聚硅氨烷(polysilazane)或硅氧烷(siloxane)溶胶凝胶的SOD(旋涂介电体)工艺形成至3000～7000埃的厚度。
在沟槽的下表面形成第一绝缘层的步骤包括的步骤是：在沟槽中填充第一绝缘层；并且将第一绝缘层凹入。
实施将第一绝缘层凹入的步骤，使得第一绝缘层具有比沟槽低50～200埃的高度。
在沟槽的下表面形成第一绝缘层的步骤之后，并且在将第一绝缘层凹入的步骤之前，所述方法还包括的步骤是：热处理第一绝缘层；将潮气吸入所述热处理过的第一绝缘层；并且氧化吸收了潮气的第一绝缘层。
在炉中使用H2、O2、H2O、H2O2、和O3中的至少一气体在200～650℃的温度实施所述热处理第一绝缘层的步骤20～200分钟。
所述将潮气吸入第一绝缘层中的步骤通过沉浸所述第一绝缘层于具有50～95℃的温度的DI(去离子)水中5～60分钟而实施。
氧化所述第一绝缘层的步骤通过暴露第一绝缘层于具有100～250℃的温度的SPM溶液中5～30分钟而实施。
蚀刻保护层可以是氮化物层。
蚀刻保护层形成至50～200埃的厚度。
在形成蚀刻保护层的步骤之后，并且在填充第二绝缘层的步骤之前，所述方法还包括的步骤是：在蚀刻保护层的表面上形成薄层。
薄层可以是氧化物层。
薄层形成至30～200埃的厚度。
第二绝缘层形成为HDP层、可流动绝缘层和O3-TESO层之中的任一。
实施将有源区的部分凹入的步骤，使得有源区具有比其上形成了蚀刻保护层的沟槽的部分低50～300埃的高度。
在将所述有源区的部分凹入的步骤之后，所述方法还包括的步骤是：在半导体衬底上形成栅极；并且实施用于所述凹入的半导体衬底的SEG工艺，并且因而在栅极的两侧在有源区上形成外延硅层。
附图说明
图1A和1B是示出根据常规技术的半导体装置的隔离结构的形成方法的工艺的截面图。
图2是示出根据常规技术的其中隔离结构丧失的状态的截面图。
图3是示出根据常规技术的其中半导体衬底的有源区的宽度减小的状态的截面图。
图4是示出根据常规技术的其中外延硅层非正常地生长的状态的截面图。
图5是示出根据常规技术的其中在外延层之间出现桥接现象的状态的截面图。
图6A至6G是示出根据本发明实施例的半导体装置的制造方法的工艺的截面图。
图7是示出根据本发明实施例的半导体装置的制造方法的平面图。
具体实施方式
在本发明中，蚀刻保护层(即氮化物层)形成于填充沟槽的第一和第二绝缘层之间。因此，由于蚀刻保护层的存在，在后续的清洁工艺中填充沟槽的第一绝缘层可以不丧失。
因而，在本发明中，由填充沟槽的堆叠的第一和第二绝缘层构成的隔离结构形成得比半导体衬底的有源区高。
结果，在根据本发明制造的半导体装置中，由于在SEG工艺中可以稳定地形成外延硅层以增加半导体衬底的有源区的宽度，所以可以避免外延层之间部分的桥接现象的出现。
以下，将参考附图详细描述本发明的具体实施例。
图6A至6G是示出根据本发明实施例的半导体装置的制造方法的工艺的截面图。
参考图6A，由衬垫氧化物层611和衬垫氮化物层612构成的硬掩模形成于具有有源区610和隔离区的半导体衬底600上。形成硬掩模，使得隔离区被暴露。衬垫氮化物层612形成至300～800埃的厚度。通过使用硬掩模作为蚀刻掩模蚀刻半导体衬底600的被暴露的部分，在半导体衬底600的隔离区中界定沟槽613。
侧壁氧化物614，衬里氮化物层615和衬里氧化物层616形成于沟槽613的表面上。形成衬里氮化物层615以便缓冲应力并且避免氧化。形成衬里氧化物层616以便改善后续形成的隔离结构的粘接特性。随后在形成有衬里氧化物层616的半导体衬底600上进行清洁工艺。清洁工艺使用SPM、SC-1、BOE和HF中至少之一进行。清洁工艺去除在衬里氧化物层616的表面上形成的有机物质。
参考图6B，第一绝缘层621被填充在沟槽613中。第一绝缘层621形成为可流动绝缘层。可流动绝缘层通过SOD工艺形成。可流动绝缘层由聚硅氨烷或硅氧烷溶胶凝胶形成。可流动绝缘层形成至3000～7000埃的厚度。第一绝缘层621在50～400℃的温度下烘烤30～600秒。通过烘烤去除在第一绝缘层621中所包含的杂质。
第一绝缘层621被第一次热处理。第一绝缘层621通过第一次热处理致密化。第一次热处理在炉中使用H2、O2、H2O、H2O2、和O3中的至少一气体在200～650℃的温度下进行20～200分钟。进行了第一次热处理的第一绝缘层621浸入具有50～95℃的温度的DI(去离子)水中5～60分钟。作为浸入的结果，将潮气吸入已经进行了主热处理的第一绝缘层621中。吸收了潮气的第一绝缘层621被暴露于具有100～250℃的温度的SPM化合物中5～30分钟。作为暴露的结果，吸收了潮气的第一绝缘层621被氧化。通过氧化工艺改善了第一绝缘层621的特性。
被氧化的第一绝缘层621被CMP(化学机械抛光)从而暴露衬垫氮化物层612。被化学机械抛光的第一绝缘层621被凹入，留下部分填充沟槽613的部分。第一绝缘层621被凹入至沟槽下面50～200埃。
凹入的第一绝缘层621被第二次热处理。通过在650～980℃的温度下退火而进行第二次热处理。
参考图6C，蚀刻保护层631形成于第一绝缘层621和沟槽613的表面上。蚀刻保护层631作为氮化物层形成至50～200埃的厚度。薄层632形成于蚀刻保护层631上至30～200埃的厚度。薄层632作为具有杰出的台阶覆盖特性的氧化物层而形成。形成薄层632以便在后续工艺中保护蚀刻保护层631。
参考图6D，在其中形成了第一绝缘层621的沟槽613中形成第二绝缘层622。第二绝缘层622通过SOD、HDP(高密度等离子体)和O3-TEOS的任一而填充于沟槽613中。
第二绝缘层622被第三次热处理。通过第三次热处理第二绝缘层622被致密化。第三次热处理在炉中在300～900℃的温度下进行。
参考图6E，第二绝缘层622被化学机械抛光从而暴露衬垫氮化物层612。随后去除被暴露的衬垫氮化物层612。结果，隔离结构623(如同在图6F中所见)形成于包括堆叠的第一绝缘层621和第二绝缘层622的沟槽613中。
同时，去除衬垫氮化物层612之后，第二绝缘层622在600～980℃的温度下被热处理。
参考图6F，由于衬垫氮化物层612的去除而被暴露的衬垫氧化物层611被去除。由于衬垫氧化物层611的去除而被暴露的半导体衬底600的有源区610被凹入，如同由参考标号640所指示的。结果，由于有源区610的凹入，隔离结构623具有比半导体衬底600的有源区610高的高度。优选地，有源区610凹入至蚀刻保护层631之下50～300埃。
同时，有源区610的凹入可以使用掩模图案在各单元区和外围区的对应的有源区中选择性地实施，或者仅在单元区中实施。
参考图6G，槽600H(见图7)通过进行半导体衬底600的栅极形成区的蚀刻工艺而在半导体衬底600的栅极形成区中界定。栅极氧化物层通过栅极氧化工艺形成于包括槽600H的半导体衬底600上。包括栅极导电层和栅极硬掩模层的叠层形成于栅极氧化物层上。结果，由栅极氧化物层、栅极导电层、和栅极硬掩模层构成的栅极650(见图7)形成于槽600H中和槽600H上。源极671和漏极672(见图7)形成半导体衬底600中栅极650的两侧。这就是说，源极671和漏极672形成于凹入的有源区610中。
外延硅层660形成于源极671和漏极672的区域中的有源区610上。外延硅层660通过SEG工艺而形成。外延硅层660可以稳定地形成于有源区610上，因为外延硅层660形成以具有有源区610的宽度并且不被减小。
图7是图6G的平面图。图6G是沿图7的X-X’线所取的截面图。
以下，当在图中未示出时，根据本发明实施例的半导体装置通过后续进行的一系列公知的工艺而被制造。
从上述描述中显见，在根据本发明实施例的半导体装置中，形成由填充沟槽的第一和第二绝缘层构成的隔离结构。蚀刻保护层也形成于第一和第二绝缘层之间。
因而，在根据本发明实施例的半导体装置中，由于蚀刻保护层的存在可以避免其中隔离结构在后续的清洁工艺中丧失的现象的出现。结果，在隔离结构中没有形成壕沟并且半导体衬底的有源区的宽度没有减小。
因此，在根据本发明实施例的半导体装置中，通过SEG工艺可以稳定地形成外延硅层并且因此可以减小元件的接触电阻。此外，通过本发明，外延硅层可以形成得比衬里氮化物层高，并且由此可以去除PMOS的HEIP特性。此外，通过本发明，外延硅层可以形成得高，并且因而可以改善短沟道效应。另外，在栅极两侧的隔离层部分起支撑栅极的作用，并且因而避免栅极的倾斜。
尽管为了说明的目的描述了本发明的具体实施例，但是本领域的技术人员可以理解，可以进行各种改进、添加和替代而不偏离在所附权利要求中所公开的本发明的精神和范围。

Claims (21)

1.一种半导体装置的制造方法，包括的步骤是：
在具有有源区和隔离区的半导体衬底的隔离区中界定沟槽；
在所述沟槽的下部中形成第一绝缘层；
在用所述第一绝缘层填充的沟槽的表面上形成蚀刻保护层；
在形成有所述蚀刻保护层和第一绝缘层的沟槽中填充第二绝缘层，从而在所述半导体衬底的隔离区中形成隔离结构；并且
将所述半导体衬底的有源区的部分凹入，使得所述隔离结构具有比所述半导体衬底的有源区高的高度。
2.根据权利要求1的方法，其中所述沟槽使用由包括衬垫氧化物层和衬垫氮化物层的堆叠结构构成的硬掩模来界定。
3.根据权利要求2的方法，其中所述衬垫氮化物层形成至300～800埃范围的厚度。
4.根据权利要求1的方法，其中在界定所述沟槽的步骤之后并且在形成所述第一绝缘层的步骤之前，所述方法还包括的步骤是：
在所述沟槽的整个表面上顺序形成侧壁氧化物、衬里氮化物层、和衬里氧化物层。
5.根据权利要求4的方法，其中在形成所述衬里氧化物层的步骤之后，所述方法还包括的步骤是：
使用从包括SPM、SC-1、BOE和HF的组中所选择的至少一溶液，进行形成有所述衬里氧化物层的半导体衬底的清洁工艺。
6.根据权利要求1的方法，其中所述第一绝缘层形成为可流动绝缘层。
7.根据权利要求6的方法，其中所述可流动绝缘层通过使用聚硅氨烷或硅氧烷溶胶凝胶的SOD工艺形成至3000～7000埃范围的厚度。
8.根据权利要求1的方法，其中在所述沟槽的下部中形成所述第一绝缘层的步骤包括的步骤是：
在所述沟槽中填充第一绝缘层；并且
将所述第一绝缘层凹入。
9.根据权利要求8的方法，其中进行将所述第一绝缘层凹入的步骤，使得所述第一绝缘层凹入至所述沟槽之下50～200埃的范围。
10.根据权利要求8的方法，其中在所述沟槽中填充第一绝缘层的步骤之后，并且在将所述第一绝缘层凹入的步骤之前，所述方法还包括的步骤是：
热处理所述第一绝缘层；
将潮气吸入所述热处理过的第一绝缘层；并且
氧化吸收了潮气的所述第一绝缘层。
11.根据权利要求10的方法，其中在炉中使用来自由H2、O2、H2O、H2O2、和O3组成的组中的至少一气体在200～650℃的范围进行所述热处理所述第一绝缘层的步骤20～200分钟。
12.根据权利要求10的方法，其中所述将潮气吸入所述第一绝缘层中的步骤通过沉浸所述第一绝缘层于具有50～95℃范围的温度的去离子水中5～60分钟而进行。
13.根据权利要求10的方法，其中所述氧化所述第一绝缘层的步骤通过暴露所述第一绝缘层于具有100～250℃范围的温度的SPM溶液中5～30分钟而进行。
14.根据权利要求1的方法，其中所述蚀刻保护层形成为氮化物层。
15.根据权利要求1的方法，其中所述蚀刻保护层形成至50～200埃范围的厚度。
16.根据权利要求1的方法，其中在形成所述蚀刻保护层的步骤之后，并且在填充所述第二绝缘层的步骤之前，所述方法还包括的步骤是：
在所述蚀刻保护层的表面上形成薄层。
17.根据权利要求16的方法，其中所述薄层形成为氧化物层。
18.根据权利要求16的方法，其中所述薄层形成至30～200埃范围的厚度。
19.根据权利要求1的方法，其中所述第二绝缘层形成为选自由HDP层、可流动绝缘层和O3-TESO层组成的组的任一而形成。
20.根据权利要求1的方法，其中进行将所述有源区的部分凹入的步骤，使得所述有源区凹入至其上形成了所述蚀刻保护层的沟槽的部分之下50～300埃的范围。
21.根据权利要求1的方法，其中在将所述有源区的部分凹入之后，所述方法还包括的步骤是：
在所述半导体衬底上形成栅极；并且
进行用于所述凹入的半导体衬底的硅外延生长工艺，以便在所述栅极的两侧的有源区上形成外延硅层。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097643A (zh) * 2014-05-23 2015-11-25 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的形成方法
CN110047732A (zh) * 2018-01-15 2019-07-23 三星电子株式会社 用于形成薄层的方法和设备

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6162297A (en) * 1997-09-05 2000-12-19 Applied Materials, Inc. Embossed semiconductor fabrication parts
JP5710308B2 (ja) * 2011-02-17 2015-04-30 メルクパフォーマンスマテリアルズＩｐ合同会社 二酸化ケイ素膜の製造方法
US8796105B2 (en) 2012-07-25 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for preparing polysilazane on a semiconductor wafer
CN104835774A (zh) * 2014-02-08 2015-08-12 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法
KR102406977B1 (ko) 2015-07-16 2022-06-10 삼성전자주식회사 소자 분리막을 포함하는 반도체 장치의 제조 방법
US10927449B2 (en) 2017-01-25 2021-02-23 Applied Materials, Inc. Extension of PVD chamber with multiple reaction gases, high bias power, and high power impulse source for deposition, implantation, and treatment

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5719416A (en) * 1991-12-13 1998-02-17 Symetrix Corporation Integrated circuit with layered superlattice material compound
TW410400B (en) * 1999-04-20 2000-11-01 Winbond Electronics Corp Method for improving step coverage of trench film deposition and its applications
US6544842B1 (en) * 1999-05-01 2003-04-08 Micron Technology, Inc. Method of forming hemisphere grained silicon on a template on a semiconductor work object
US6255194B1 (en) * 1999-06-03 2001-07-03 Samsung Electronics Co., Ltd. Trench isolation method
KR100389923B1 (ko) * 2001-01-16 2003-07-04 삼성전자주식회사 트렌치 소자 분리구조를 가지는 반도체 소자 및 트렌치소자 분리 방법
KR100428806B1 (ko) * 2001-07-03 2004-04-28 삼성전자주식회사 트렌치 소자분리 구조체 및 그 형성 방법
KR100476934B1 (ko) * 2002-10-10 2005-03-16 삼성전자주식회사 트렌치 소자분리막을 갖는 반도체소자 형성방법
KR100473731B1 (ko) * 2002-10-14 2005-03-10 매그나칩 반도체 유한회사 반도체 소자의 제조 방법
KR100677766B1 (ko) * 2003-11-28 2007-02-05 주식회사 하이닉스반도체 트렌치형 소자분리막을 갖는 반도체 소자 및 그의 제조 방법
KR100615570B1 (ko) * 2004-07-05 2006-08-25 삼성전자주식회사 둥근 활성코너를 갖는 리세스 채널 모스 트랜지스터의제조방법
KR100539275B1 (ko) * 2004-07-12 2005-12-27 삼성전자주식회사 반도체 장치의 제조 방법
KR20050012872A (ko) * 2005-01-12 2005-02-02 허엽무 회전력을 이용한 발전장치 및 회전력 발생장치
KR20060091621A (ko) * 2005-02-16 2006-08-21 삼성전자주식회사 반도체소자의 트렌치 소자분리 방법
JP5091428B2 (ja) * 2005-06-14 2012-12-05 株式会社東芝 半導体装置の製造方法
KR20070016368A (ko) * 2005-08-03 2007-02-08 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
KR100683401B1 (ko) * 2005-08-11 2007-02-15 동부일렉트로닉스 주식회사 에피층을 이용한 반도체 장치 및 그 제조방법
JP5091452B2 (ja) * 2006-10-06 2012-12-05 株式会社東芝 半導体装置の製造方法
KR20080062744A (ko) * 2006-12-29 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097643A (zh) * 2014-05-23 2015-11-25 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的形成方法
CN105097643B (zh) * 2014-05-23 2018-11-16 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的形成方法
CN110047732A (zh) * 2018-01-15 2019-07-23 三星电子株式会社 用于形成薄层的方法和设备
CN110047732B (zh) * 2018-01-15 2024-04-02 三星电子株式会社 用于形成薄层的方法和设备

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