KR20080062744A - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명의 반도체 소자의 소자분리막 형성방법은, 반도체 기판 내에 트렌치를 형성하는 단계; 트렌치 및 반도체 기판 상에 유동성 절연막을 형성하는 단계; 반도체 기판 상에 플라즈마 산화 방법을 이용한 큐어링 공정을 진행하여 유동성 절연막을 치밀화시키는 단계; 및 유동성 절연막에 평탄화 공정을 수행하여 소자분리막을 형성하는 단계를 포함한다.
유동성 절연막, 큐어링, 플라즈마 산화

Description

반도체 소자의 소자분리막 형성방법{Method for fabricating isolation layer in semiconductor device}
도 1은 종래 기술에 따른 큐어링 공정을 설명하기 위해 나타내보인 도면이다.
도 2 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 8은 시간 지연에 따른 식각 속도 변화를 나타내보인 도면이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 소자분리막의 큐어링 방법을 개선하여 소자의 안정적인 특성을 확보할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 패턴이 미세화됨에 따라 적은 폭을 가지면서 우수한 소자분리 특성을 가지는 트렌치형 소자분리(STI; Shallow Trench Isolation)공정의 중요성이 더욱 더 커지고 있다. 이러한 트렌치형 소자분리 공정 에 의한 소자분리막은 통상적으로 노광기술과 식각공정에 의해 반도체 기판에 소정 깊이의 트렌치를 형성하고, 절연막으로 트렌치를 매립한 후 평탄화하는 과정으로 이루어진다.
한편, 트렌치를 매립하는 갭필(gap-fill) 특성을 향상시키기 위해 갭필 물질로 고밀도 플라즈마(HDP; Hig density plama) 산화막을 이용하거나 증착-식각-증착(DED; Deposition-etch-deposition) 방법을 이용하여 트렌치를 매립하는 방법을 이용하고 있다. 그러나 이러한 갭필 물질 및 갭필 방법 또한, 크기가 점점 더 축소되면서 갭필 마진이 줄어드는 트렌치를 매립하는데 한계를 나타내고 있다. 이에 따라 스텝 커버리지(step coverage)가 우수한 유동성 절연막을 이용하고 있다. 유동성 절연막은 리플로우(reflow) 특성이 큰 특성을 이용하여 폭이 좁은 트렌치를 매립한다. 이러한 유동성 절연막은 코팅기(coater)를 이용하여 막을 코팅한 다음, 후속 공정으로 큐어링(curing) 공정을 진행하여 유동성 절연막의 막질을 치밀화시킨다.
유동성 절연막의 막질을 치밀화시키는 큐어링 공정으로 900℃ 이상의 온도에서 열처리를 수행하는 스팀 어닐(steam anneal) 방법이 있다. 그러나 스팀 어닐 방법은, 활성 영역에 과도한 산화를 발생시키고, 이에 따라 잔류 산화막을 제거하기 위한 세정시간이 증가하게 되면서 소자분리막의 손실이 많아져 모트(moat)와 같은 결함이 발생할 수 있다. 또한, 활성 영역의 기판 손실이 발생할 수 있고, 게이트 절연막의 새 부리(bird's beak)와 같은 결함이 발생할 수 있다. 또한, 큐어링 공정이 유동성 절연막 내부에까지 영향을 미치지 못하여 균일한 소자분리막을 형성하기 어려울 수 있다.
도 1은 종래 기술에 따른 큐어링 공정을 설명하기 위해 나타내보인 도면이다.
도 1을 참조하면, 반도체 기판(10) 내에 마스크막 패턴(12)을 이용하여 트렌치를 형성한다. 여기서 트렌치는 패턴이 형성될 영역에 따라 폭이 좁은 트렌치(14) 및 상대적으로 폭이 넓은 트렌치(16)가 형성된다. 계속해서 트렌치(14, 16)를 매립하는 유동성 절연막(18)을 형성한 다음 큐어링 공정을 진행한다. 그런데 큐어링 공정은 유동성 절연막(18)의 상부 영역(A) 및 폭이 넓은 트렌치(16) 내부(C)에서는 큐어링이 활발하게 일어나 경화되지만, 폭이 좁은 트렌치(14) 내부(B)까지는 영향을 미치기 어렵다. 이에 따라 유동성 절연막(18)의 식각 속도가 상부 및 내부 사이에 차이가 발생하여 이후 소자분리막을 형성하기 위해 진행하는 식각 공정시 균일한 소자분리막을 형성하기 어려울 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 소자분리막의 큐어링 방법을 개선하여 공정 생산성을 높일 수 있고, 소자의 안정적인 특성을 확보할 수 있으며, 소자분리막의 균일한 식각 속도 특성을 확보할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법은, 반도체 기판 내에 트렌치를 형성하는 단계; 상기 트렌치 및 반도체 기판 상에 유동성 절연막을 형성하는 단계; 상기 반도체 기판 상에 플라즈마 산화 방법을 이용한 큐어링 공정을 진행하여 상기 유동성 절연막을 치밀화시키는 단계; 및 상기 유동성 절연막에 평탄화 공정을 수행하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 트렌치를 형성하는 단계 이후에, 상기 트렌치의 노출면 상에 측벽산화막을 형성하는 단계; 상기 측벽산화막 위에 라이너 질화막을 형성하는 단계; 및 상기 라이너 질화막 위에 라이너 산화막을 형성하는 단계를 더 포함할 수 있다.
상기 유동성 절연막은 스핀온절연막(SOD) 또는 폴리실라잔(polysilazane)을 포함하여 형성하는 것이 바람직하다.
상기 플라즈마 산화 방법은, 상기 반도체 기판을 큐어링 장치에 로딩시키는 단계; 상기 큐어링 장치 내에 아르곤 가스를 공급하여 플라즈마를 형성하는 단계; 및 상기 유동성 절연막의 산화 반응을 촉진시키기 위해 상기 큐어링 장치 내에 산소 가스 또는 수소 가스를 포함하는 산화 소스를 공급하여 상기 유동성 절연막을 치밀화시키는 단계를 포함하는 것이 바람직하다.
상기 플라즈마 산화 방법은, 250-350℃의 공정 온도에서 0.1-1Torr의 압력 에서 진행할 수 있다.
상기 큐어링 공정은 퍼니스 타입에서 진행하며, 상기 큐어링 공정은 2-2.5GHz의 마이크로파에서 진행하는 것이 바람직하다.
상기 산화 소스는 산소(O2) 가스의 공급 비율에 대비하여 수소(H2) 가스의 공급량을 40% 이하로 유지하는 것이 바람직하다.
상기 플라즈마를 형성하는 단계는 원거리 플라즈마(remote plasma) 형성방법을 이용하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위하여 나타내 보인 도면들이다. 그리고 도 8은 시간 지연에 따른 식각 속도 변화를 나타내보인 도면이다.
도 2를 참조하면, 반도체 기판(100) 위에 패드산화막(102) 및 패드질화막(104)을 순차적으로 증착한다. 이 경우, 비록 도면에 도시하지는 않았지만, 패드산화막(102) 및 패드질화막(104)은 퍼니스(furnace)에서 형성하므로 웨이퍼의 후면에도 형성된다. 여기서 패드산화막(102)은 패드질화막(104)의 인력에 의한 반도체 기판(100)의 스트레스를 완화하는 역할을 한다. 다음에 감광막을 도포하고, 노광 및 패터닝하여 패드질화막(104)의 일부 표면을 노출시키는 감광막 패턴(106)을 형성한다. 여기서 패드질화막(104)의 노출된 영역은 이후 트렌치가 형성될 부분이다.
도 3을 참조하면, 감광막 패턴(106)을 식각마스크로 패드질화막(104) 및 패드산화막(102)의 노출부분을 순차적으로 제거하여 반도체 기판(100)의 소자분리영역(A)을 노출시키는 패드질화막 패턴(108) 및 패드산화막 패턴(110)을 형성한다.
도 4를 참조하면, 패드질화막 패턴(108) 및 패드산화막 패턴(110)을 마스크막으로 반도체 기판(100)의 노출부분에 대한 식각공정을 수행하여 반도체 기판(100) 내에 소정 깊이를 갖는 트렌치(112)를 형성한다.
계속해서 반도체 기판(100) 상에 산화공정을 수행하여 트렌치(112)의 노출면 상에 측벽산화막(114)을 형성한다. 측벽산화막(114)은 건식산화법인 열 산화방법을 이용하여 형성할 수 있다. 다음에 측벽산화막(114) 위에 라이너 질화막(116)을 형성한다. 여기서 측벽산화막(114)은 트렌치(112)를 형성하기 위해 식각 공정을 진행하는 과정에서 반도체 기판(100) 상에 발생한 손상을 보상하는 역할을 한다. 라이너 질화막(116)은 후속 트렌치 내에 형성될 스페이서막을 형성하기 위해 진행하는 식각 공정에서 식각 배리어막 역할 및 이후 트렌치를 매립하는 매립절연막 형성시 반도체 기판(100)을 보호하는 보호막 역할을 한다.
도 5를 참조하면, 반도체 기판(100) 상에 유동성 절연막(118)을 형성한다.
유동성 절연막(118)은 코팅기(coater)에 반도체 기판(100)을 배치하고, 액체 상태의 유동성 물질을 반도체 기판(100) 상에 도포하는 방식으로 형성할 수 있다. 여기서 유동성 절연막(118)은 리플로우(reflow) 특성이 큰 물질, 예를 들어 스핀 온 절연막(SOD; Spin on dielectric) 또는 폴리시라잔(polysilazane)을 포함하는 물질을 이용하여 형성할 수 있다. 이때, 액체 상태의 절연막을 도포하므로, 좁은 폭의 트렌치를 내부 보이드(void) 없이 채울 수 있다.
이러한 유동성 절연막을 매립절연막으로 이용하는 방법은 코팅기에서 유동성 물질을 코팅한 다음에 큐어링(curing) 장비로 이동하여 일정 온도에서 큐어링 공정을 진행하면서 산화막, 예를 들어 실리콘산화막(SiO2)으로 치환하는 과정으로 진행할 수 있다. 즉, 큐어링을 진행하는 동안 Si-N-H의 결합을 이루는 화합물들이 화학반응을 나타내면서 유동성 절연막을 실리콘산화막(SiO2)으로 치환한다. 이러한 큐어링 공정을 진행하는 동안 유동성 절연막 내에 존재하는 불순물이 제거되면서 막질이 치밀화된다. 이때, 큐어링 공정을 진행하는 조건에 따라 산화막의 물성이 달라지게 되고, 이는 후속 진행할 식각 특성에 크게 영향을 미치게 되므로 보다 안정된 산화막을 형성할 수 있는 큐어링 공정의 조건이 요구된다.
종래의 경우, 큐어링 공정 방법으로 900℃의 이상의 온도에서 진행하는 스팀 어닐(steam anneal)방법 또는 촉매를 이용한 수증기 생성방법이 있다. 이러한 큐어링 공정은 시간 지연(time delay)에 따라 식각 속도가 변하게 된다. 이에 따라 식각 공정의 안정화를 위해 약 8시간가량의 시간 지연 후 후속 공정을 진행하고 있다. 이와 같은 시간 지연은 공정 시간을 증가시킴으로써 생산이 저하되며, 웨이퍼와 웨이퍼(lot to lot) 간에 식각 변화를 가져와 안정적인 소자 특성을 확보하는데 어려움을 가져올 수 있다. 이러한 시간 지연에 따른 식각 속도의 변화를 도 8에서 확인할 수 있다. 도 8을 참조하면, 시간이 흐름에 따라 식각 속도가 떨어지는 것으로 이해될 수 있다. 이에 따라 본 발명의 실시예에서는 시간 지연을 최소화하 면서 유동성 절연막을 치밀화시킬 수 있는 큐어링 방법을 제안하고자 한다.
도 6을 참조하면, 반도체 기판(100) 상에 플라즈마 산화(plasma oxidation) 방법을 이용한 큐어링 공정을 진행하여 유동성 절연막(118′)을 치밀화시킨다. 이러한 큐어링 공정에 의해 유동성 절연막(118′)이 치밀화되면서 표면이 어느 정도 평탄해진다.
유동성 절연막(118′)의 큐어링 공정은 낮은 온도에서 습식 산화(wet oxidation)방법을 이용한 어닐(anneal) 공정을 수행하는게 바람직하다. 이러한 습식 산화방법은 이후 형성될 게이트 절연막에 영향을 줄 수 있는 오염원들을 외부로 배출(out gassing)시키는 것을 도울 수 있고, 이와 함께 유동성 절연막(118′)의 다공성(porous)한 구조를 치밀한(dense) 구조로 만드는데 효과적인 방법이다.
이러한 큐어링 공정은, 구체적으로, 유동성 절연막(118′)이 형성된 반도체 기판(100)을 큐어링 장비로 이동시킨다. 다음에 큐어링 장비 내에 플라즈마 소스, 예를 들어 아르곤(Ar) 가스를 공급하면서 적절한 파워를 인가하여 큐어링 장비 내에 플라즈마를 형성한다. 이와 함께 유동성 절연막(118′)의 산화 반응을 촉진시키기 위한 촉매(catalyst)로 산화 소스, 예를 들어 산소(O2) 가스 및 수소(H2) 가스를 공급한다. 여기서 큐어링 공정은 250-350℃의 공정 온도에서 0.1-1Torr의 압력 하에서 진행하는 것이 바람직하다. 큐어링 장비 내에 플라즈마를 형성하기 위한 파워 인가시, 플라즈마에 의해 반도체 기판(100)에 손상되는 것을 최소화시키기 위해 고주파, 예컨대 2.45GHz의 마이크로파(micro wave)를 적용하여 반도체 기판(100)과 형성된 플라즈마의 높이, 즉, 플라즈마 생성 깊이(plasma generation depth)를 최소화하는 것이 바람직하다. 이때, 큐어링 공정은 원거리 플라즈마(remote plasma) 형성 방식을 이용하여 플라즈마에 의한 영향을 최소화시키며, 퍼니스(furnace) 타입에서 진행하는 것이 바람직하다. 또한, 유동성 절연막(118′)의 산화 반응을 촉진시키기 위한 촉매로 산화 소스를 공급하는 과정에서 산소 함유량이 높은(oxygen rich) 분위기 또는 수소 함유량이 높은(hydrogen rich) 분위기를 조성하기 위하여 가스 공급 유량을 변화시킬 수 있다. 본 발명의 실시예에서는 산소 함유량이 높은 분위기에서 큐어링 공정을 진행하며, 이를 위해 산소(O2) 가스의 공급 비율에 대비하여 수소(H2) 가스의 공급량을 40% 이하로 유지하면서 큐어링 공정을 진행한다.
이와 같이 유동성 절연막(118′)의 산화 반응을 촉진시키기 위한 촉매를 이용하는 방법은 미량의 산소 가스 또는 수소 가스를 공급하여도 발화, 즉, 불꽃 반응을 유도하여 수증기(H2O)를 생성시킬 수 있고, 또한 감압상태, 예를 들어 1-700Torr의 미감압의 낮은 압력에서도 불꽃반응을 유도할 수 있기 때문에 매우 얇은 산화막의 제어가 가능하다. 이러한 큐어링 공정 조건에서 유동성 절연막(118′)의 큐어링을 진행하면, 유동성 절연막, 예를 들어 폴리시라잔(polysilazane) 내 Si-N-H의 결합 구조를 끊고, 실리콘산화막(SiO2) 반응을 촉진시킬 수 있다. 또한, 플라즈마 산화 방법을 이용함으로써 폭이 좁은 트렌치 내부까지 수증기(H2O) 분자의 침투가 가능하여 유동성 절연막(118′)을 산화막으로 치환시킬 수 있다. 아울러 플라즈 마 산화 방법에 의해 유동성 절연막(118′)을 산화막으로 치환시켜 시간 지연(time delay)에 따라 식각 속도가 변화하는 것을 최소화할 수 있다.
도 7을 참조하면, 유동성 절연막(118′)에 대한 평탄화를 수행하여 트렌치 소자분리막(120)을 형성한다. 여기서 유동성 절연막(118′)에 대한 평탄화는 화학적기계적연마(CMP; Chemical Mechanical Polishing)방법 또는 에치백(etch back) 공정을 이용하여 진행할 수 있다.
본 발명에 따른 반도체 소자의 소자분리막은, 플라즈마 산화 방법을 이용하여 유동성 절연막을 큐어링하여 치밀화시킨다. 이러한 플라즈마 산화 방법은 종래의 큐어링 방법보다 반응성이 뛰어나며, 매우 얇은 산화막의 제어가 가능하다. 이에 따라 시간 지연 효과에 따른 식각 속도가 저하되는 것을 방지하여 공정 시간 향상을 통해 소자의 안정적인 특성을 확보할 수 있다. 또한, 플라즈마 산화 방법은 폭이 좁은 트렌치 내부에까지 반응할 수 있어 소자분리막의 균일한 식각 속도 특성을 확보할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 소자분리막 형성방법에 의하면, 유동성 절연막을 플라즈마 산화 방법을 이용하여 큐어링 공정을 진행함으로써 반응성이 향상하여 얇은 산화막의 제어가 가능한 효과가 있다. 또한, 시간 지연에 따라 식각 속도가 저하되는 것을 방지하여 소자의 안정적인 특성을 확보할 수 있다. 아울러 폭이 좁은 트렌치 내부까지 치밀화가 가능하여 균일한 소자분리막을 형성할 수 있다.

Claims (9)

  1. 반도체 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치 및 반도체 기판 상에 유동성 절연막을 형성하는 단계;
    상기 반도체 기판 상에 플라즈마 산화 방법을 이용한 큐어링 공정을 진행하여 상기 유동성 절연막을 치밀화시키는 단계; 및
    상기 유동성 절연막에 평탄화 공정을 수행하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제1항에 있어서, 상기 트렌치를 형성하는 단계 이후에,
    상기 트렌치의 노출면 상에 측벽산화막을 형성하는 단계;
    상기 측벽산화막 위에 라이너 질화막을 형성하는 단계; 및
    상기 라이너 질화막 위에 라이너 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제1항에 있어서,
    상기 유동성 절연막은 스핀온절연막(SOD) 또는 폴리실라잔(polysilazane)을 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제1항에 있어서, 상기 플라즈마 산화 방법은,
    상기 반도체 기판을 큐어링 장치에 로딩시키는 단계;
    상기 큐어링 장치 내에 아르곤 가스를 공급하여 플라즈마를 형성하는 단계; 및
    상기 유동성 절연막의 산화 반응을 촉진시키기 위해 상기 큐어링 장치 내에 산소 가스 또는 수소 가스를 포함하는 산화 소스를 공급하여 상기 유동성 절연막을 치밀화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제1항에 있어서,
    상기 플라즈마 산화 방법은, 250-350℃의 공정 온도에서 0.1-1Torr의 압력 에서 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  6. 제1항에 있어서,
    상기 큐어링 공정은 퍼니스 타입에서 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  7. 제1항에 있어서,
    상기 큐어링 공정은 2-2.5GHz의 마이크로파에서 진행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  8. 제4항에 있어서,
    상기 산화 소스는 산소(O2) 가스의 공급 비율에 대비하여 수소(H2) 가스의 공급량을 40% 이하로 유지하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  9. 제4항에 있어서,
    상기 플라즈마를 형성하는 단계는 원거리 플라즈마(remote plasma) 형성방법을 이용하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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