KR100481895B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 질화물이나 산화물과 식각 선택비가 다르고 게이트 산화막을 형성하기 전 세정 공정 시 식각되지 않는 물질로 소자 분리막의 상부 가장자리에 식각 방지막을 형성함으로써, 소자 분리막의 상부 가장자리에 모우트(Moat)가 형성되는 것을 방지함과 동시에 게이트 산화막이 얇게 형성되는 것을 방지하여 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조 방법이 개시된다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 소자 분리막의 상부 가장 자리에 모우트(Moat)가 발생되는 것을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
모든 반도체 소자에서는 각종 소자를 전기적으로 분리하기 위하여 소자 분리막을 형성한다. 종래에는 소자 분리막을 LOCOS(Local oxidation) 공정으로 형성하였으나, 이러한 경우 소자 분리막의 가장 자리에서 버즈 빅(Bird's beak)이 발생되어 소자의 전기적 특성 및 집적도를 저하시키는 문제점이 발생된다.
반도체 소자가 고집적화 되어감에 따라, 소자 분리막에 버즈 빅이 발생되는 것을 방지하면서 소자 분리막이 차지하는 면적을 최소화할 수 있도록 소자 분리막을 STI(Shallow Trench Isolation) 구조로 형성한다.
소자 분리막을 STI 구조로 형성할 경우, 하드 마스크(Hard Mask)인 패드 질화막을 제거하는 식각 공정과 게이트 산화막을 형성하기 전 세정 공정(Gate oxide pre-cleaning) 시에 소자 분리막의 상부 가장 자리에 모우트(Moat)가 형성되는 문제점이 발생된다.
도 1은 소자 분리막의 상부 가장자리에 모우트가 발생된 상태를 보여주는 단면 셈 사진이다. 도 1을 참조하면, 패드 질화막을 제거하는 식각 공정과 게이트 산화막을 형성하기 전 세정 공정 시 소자 분리막의 상부 가장자리가 식각되어 모우트가 형성되는 것을 알 수 있다. 이렇게 소자 분리막의 상부 가장자리가 모우트가 형성되면, 게이트를 형성하기 위하여 전도성 물질층을 패터닝하는 과정에서 식각물이 모우트에 잔류하여 결함이 발생되거나 소자의 전기적 특성 및 신뢰성을 저하시킨다. 또한, 반도체 소자가 형성되는 반도체 기판의 활성 영역의 가장자리가 뾰족하게 노출되기 때문에, 뾰족한 부분에 게이트 산화막이 얇게 형성된다. 이로 인해, 게이트 산화막이 얇게 형성된 부분에서 누설전류가 발생되고 소자의 문턱전압이 변하여 소자의 신뢰성 및 전기적 특성이 저하된다.
그리고, 디자인 룰이 작아져 MOSFET 소자의 폭이 좁아질수록 활성 영역의 전체 면적에 비하여 게이트 산화막이 얇게 형성되는 면적의 비율이 상대적으로 증가하기 때문에, 게이트 산화막이 얇게 형성된 부분에 전계가 집중되어 INWE(Inverse-Narrow Width Effect) 등의 치명적인 문제가 발생될 수 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 질화물이나 산화물과 식각 선택비가 다르고 게이트 산화막을 형성하기 전 세정 공정 시 식각되지 않는 물질로 소자 분리막의 상부 가장자리에 식각 방지막을 형성함으로써, 소자 분리막의 상부 가장자리에 모우트(Moat)가 형성되는 것을 방지함과 동시에 게이트 산화막이 얇게 형성되는 것을 방지하여 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 반도체 소자는 소자 분리 영역의 반도체 기판 상부에 구비된 절연물질층으로 이루어진 소자 분리막과, 소자 분리막 사이의 반도체 기판 상부에 구비된 활성 영역층 및 소자 분리막의 상부 가장 자리에 구비된 식각 방지막을 포함한다.
상기에서, 활성 영역층은 실리콘 에피 성장층, 실리콘-게르마늄 에피 상장층 또는 이들의 적층 구조로 이루어진다.
식각 방지막은 규산염막 또는 실리콘 질화막으로 이루어지며, 규산염막은 AlSixOy, HfSixOy, YSixOy, CeSixOy 또는 TaSixOy으로 이루어지거나, 이들 중 적어도 하나 이상이 혼합된 혼합물로 이루어진다. 이때, 조성비 X는 0.05 내지 10이고, 조성비 Y는 0.05 내지 10이다.
식각 방지막이 형성되지 않은 소자 분리막의 상부에는 고유전 절연막이 더 구비될 수 있다. 고유전 절연막은 Al2O3, HfO2, ZrO2, Y2
O3, CeO2 또는 Ta2O5로 이루어지거나, 이들 중 적어도 하나 이상이 혼합된 혼합물로 이루어진다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판의 전체 상부에 절연 물질층 및 식각 방지막을 순차적으로 형성하는 단계와, 식각 공정으로 식각 방지막 및 절연 물질층을 소자분리 영역에만 잔류시켜 절연 물질층으로 이루어진 소자 분리막을 형성하는 단계 및 소자 분리막 사이에 반도체 소자가 형성될 활성 영역층을 형성하는 단계를 포함한다.
상기에서, 식각 방지막은 규산염막 또는 실리콘 질화막으로 형성할 수 있다. 이때, 규산염막은 AlSixOy, HfSixOy, YSixOy, CeSixOy 또는 TaSixOy으로 이루어지거나, 이들 중 적어도 하나 이상이 혼합된 혼합물로 형성할 수 있으며, 조성비 X는 0.05 내지 10이고, 조성비 Y는 0.05 내지 10의 값을 가질 수 있다.
한편, 식각 방지막을 형성한 후 식각 공정을 실시하기 전이나, 식각 공정을 실시한 후 활성 영역층을 형성하기 전에, N2, O2, O3, H2, D
2, H2O, D2O, NO, N2O 또는 그 혼합기체 등의 분위기에서 600 내지 1000℃의 온도로 20초 내지 60분 동안 어닐링을 실시하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판의 전체 상부에 절연 물질층 및 고유전 절연막을 순차적으로 형성하는 단계와, 식각 공정으로 고유전 절연막 및 절연 물질층을 소자분리 영역에만 잔류시켜 절연 물질층으로 이루어진 소자 분리막을 형성하는 단계 및 선택적 에피 성장 공정으로 소자 분리막 사이의 반도체 기판 상부에 실리콘이 포함된 활성 영역층을 과도하게 성장시켜 활성 영역층을 고유전 절연막의 상부 가장자리에까지 형성하고, 활성 영역층의 실리콘 성분과 고유전 절연막의 반응을 통해 소자 분리막의 상부 가장자리에 식각 방지막을 형성하는 단계를 포함한다.
상기에서, 고유전 절연막은 Al2O3, HfO2, ZrO2, Y2O
3, CeO2, Ta2O5 또는 이들의 혼합물 중 어느 하나로 형성할 수 있으며, 식각 방지막은 규산염막으로 형성된다.
한편, 활성 영역층은 선택적 에피 성장 공정으로 형성하며, 실리콘층을 성장시키거나, 실리콘-게르마늄층을 성장시키거나, 실리콘-게르마늄층을 먼저 성장시킨 후 실리콘층을 성장시켜 형성할 수 있다. 이때, 선택적 에피 성장 공정에서 SiH4 또는 SiH2Cl2 와 Cl2 기체를 반응기체로 사용할 수 있다.
활성 영역층을 형성한 후에는, 소자 분리막보다 높게 형성된 활성 영역층을 화학적 기계적 연마 공정으로 제거하는 단계 및 연마 손상을 완화시키고 소자 분리막과 활성 영역층 사이의 계면 특성을 향상시키기 위하여 어닐링을 실시하는 단계를 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 소자는 소자 분리 영역의 반도체 기판(201) 상부에 구비된 절연물질층으로 이루어진 소자 분리막(202)과, 소자 분리막(202) 사이의 반도체 기판(201) 상부에 구비된 활성 영역층(205)과, 소자 분리막(202)의 상부 가장 자리에 구비된 식각 방지막(206)을 포함한다. 추가로, 식각 방지막(206)이 형성되지 않은 소자 분리막(202)의 상부에는 고유전 절연막(도시되지 않음)이 구비될 수 있다.
한편, 미설명된 도면부호 207은 활성 영역층(205) 상부에 트랜지스터를 제조하는 과정에서 형성된 게이트 산화막이고, 208은 폴리실리콘층이고, 209는 확산방지 금속층이고, 210은 실리사이드층이나 전극을 형성하기 위한 금속층(210)이고, 211은 하드 마스크이다.
상기에서, 활성 영역층(205)은 실리콘 에피 성장층, 실리콘-게르마늄 에피 상장층 또는 이들의 적층 구조로 형성할 수 있다. 한편, 식각 방지막(206)은 질화물이나 산화물과 식각 선택비가 다르고, 게이트 산화막(207)을 형성하기 전에 실시하는 세정 공정에서 식각되지 않는 물질로 이루어지며, 바람직하게는 규산염(Silicate)으로 이루어진 규산염막이나 실리콘 질화(Si3N4)막으로 형성할 수 있다. 이때, 규산염막은 AlSixOy, HfSixOy, YSixOy, CeSixOy 또는 TaSixOy으로 이루어지거나, 이들 중 적어도 하나 이상이 혼합된 혼합물로 이루어지며, 조성비 X는 0.05 내지 10, Y는 0.05 내지 10의 값을 가질 수 있다. 또한, 소자 분리막(202)의 상부에 구비되는 고유전 절연막은 Al2O3, HfO2, ZrO2, Y2
O3, CeO2 또는 Ta2O5로 이루어지거나, 이들 중 적어도 하나 이상이 혼합된 혼합물로 이루어진다.
이렇게, 소자 분리막(202)의 상부 가장 자리에 식각 방지막(206)을 구비함으로써, 소자 분리막(202)을 소자분리 영역에만 잔류시키기 위한 패터닝 공정이나 게이트 산화막(207)을 형성하기 위한 전세정 공정 시 소자 분리막의 상부 모서리가 식각되는 것을 방지할 수 있다. 따라서, 소자 분리막(202)의 상부 가장 자리에 모우트(Moat)가 발생되는 것을 방지하고 소자 분리막(202)의 상부 가장 자리에서 게이트 산화막(207)이 얇게 형성되는 것을 방지할 수 있다. 또한, 게이트 산화막(207)이 얇게 형성되는 것을 방지하므로, 누설 전류가 발생되는 것을 방지할 수 있다.
한편, 첨부된 도면을 참조하여 소자 분리막의 상부 가장 자리에 식각 방지막이 구비된 반도체 소자의 제조 방법에 대한 실시예를 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 3a를 참조하면, 반도체 기판(301)의 전체 상부에 절연 물질층(302)을 형성한 후, 절연 물질층(302)의 상부에는 식각 방지막(303)을 형성한다. 여기서, 절연 물질층(302)은 실리콘 산화막으로 형성할 수 있다. 한편, 식각 방지막(303)은 질화물이나 산화물과 식각 선택비가 다르고, 게이트 산화막을 형성하기 전에 실시하는 세정 공정에서 식각되지 않는 물질로 이루어지며, 바람직하게는 규산염(Silicate)으로 이루어진 규산염막이나 실리콘 질화막(Si3N4)으로 형성할 수 있다. 이때, 규산염막은 AlSixOy, HfSixOy, YSixOy, CeSixOy 또는 TaSixOy으로 이루어지거나, 이들 중 적어도 하나 이상이 혼합된 혼합물로 이루어지며, 조성비 X는 0.05 내지 10, Y는 0.05 내지 10의 값을 가질 수 있다. 규산염으로 이루어진 식각 방지막(303)을 형성한 후에는 산화물 습식 식각(Oxide wet-etch)에 대한 내식성을 증가시키기 위하여, N2, O2, O3, H2, D2(deuterium), H2O, D2O, NO, N2O 또는 그 혼합기체 등의 분위기에서 600 내지 1000℃의 온도로 20초 내지 60분 동안 어닐링을 실시할 수 있다.
도 3b를 참조하면, 식각 방지막(303) 상부에 반도체 소자가 형성될 활성 영역(304)이 개방되는 포토레지스트 패턴(도시되지 않음)을 형성한 후 이를 식각 마스크로 이용하여 활성 영역(304) 영역의 식각 방지막(303) 및 절연 물질층(302)을 제거한다. 이후, 포토레지스트 패턴을 제거한다. 이로써, 절연물질층은 소자분리 영역에만 잔류되어 절연물질층으로 이루어진 소자 분리막(302)이 반도체 기판(301) 상부에 형성되며, 활성영역(304)에서는 반도체 기판(301)의 표면에 노출된다.
이후, 활성 영역(304)의 절연물질층을 제거한 후에는 소자 분리막(302)이나 반도체 기판(301)의 표면에 발생된 식각 손상(Etch damage)을 완화시키기 위하여 700 내지 1100℃의 온도로 5 내지 60분 동안 어닐링을 실시할 수 있다. 이때, 어닐링 공정은 N2, O2, O3, H2, D2(deuterium), H2
O, D2O, NO, N2O 또는 그 혼합기체 등의 분위기에서 실시할 수 있다.
도 3c를 참조하면, 활성 영역에 활성 영역층(305)을 형성하여 소자 분리막(302) 사이의 공간을 활성 영역층(305)으로 매립한다. 이때, 활성 영역(305)을 형성하기 전에 활성 영역(도 3b의 304)의 반도체 기판(301) 표면에 형성된 자연 산화막이나 잔류 산화물을 먼저 제거할 수도 있다.
한편, 활성 영역층(305)은 선택적 에피 성장(Selective epitaxial growth; SEG) 방법으로 활성 영역의 반도체 기판(301) 상부에 실리콘을 성장시킨 실리콘 성장층으로 형성할 수 있다. 선택적 에피 성장 공정은 반응기체로 SiH4 또는 SiH2Cl2
와 Cl2 기체를 사용할 수 있다. 이때, 선택적 에피 성장 공정으로 실리콘을 성장시켜 활성 영역층(305)을 형성하면, 실리콘이 과도하게 성장되어 활성 영역층(305)의 높이가 소자 분리막(302)의 높이보다 높아질 수 있다. 이 경우에는, 활성 영역층(305)을 형성한 후에 화학적 기계적 연마 공정으로 활성 영역층(305)의 과도 성장 부위(도시되지 않음)를 제거하여 평탄화시킨다. 화학적 기계적 연마 공정을 실시한 후에는 연마 손상을 완화시키고 소자 분리막(302)과 활성 영역층(305) 사이의 계면 특성을 향상시키기 위하여 700 내지 1100℃의 온도로 5 내지 60분 동안 어닐링을 실시한다. 이때, 어닐링 공정은 H2, D2, N2 또는 이들의 혼합 기체 분위기에서 실시한다.
활성 영역층(305)을 형성하는 또 다른 방법으로는 실리콘 성장층 대신에 실리콘-게르마늄(Epi-SiGe)층을 성장시켜 활성 영역층(305)을 형성하거나, 실리콘-게르마늄층을 먼저 성장시킨 후 실리콘층을 성장시켜 채널층이 강제 SiGe 채널(Strained SiGe channel)층으로 형성되도록 할 수도 있다.
상기에서 화학적 기계적 연마 공정을 실시하더라도 식각 방지막(303)에 의해 소자 분리막(302)에는 손상이 거의 발생되지 않는다.
도 3d를 참조하면, 활성 영역에 형성된 활성 영역층(305)의 표면을 세정한 후 게이트 산화막(306)을 형성한다. 이때, 세정 공정을 실시하더라도 소자 분리막(302)은 식각 방지막(303)에 의해 보호되기 때문에 식각 손상이 발생되지 않는다. 따라서, 소자 분리막(302)의 상부 모서리에는 모우트(Moat)가 발생되지도 않으며, 소자 분리막(302)의 상부 모서리에서 게이트 산화막(306)이 얇게 형성되지도 않는다.
도 3e를 참조하면, 통상적으로 이루어지는 공정을 통해 폴리실리콘층(307), 확산방지 금속층(308), 금속층(309) 및 하드 마스크(310)의 적층 구조를 게이트 산화막(306) 상부에 소정의 패턴으로 형성하고, 적층 구조 주변의 활성 영역층(305)에 소오스/드레인(도시되지 않음)을 형성하여 트랜지스터를 제조한다.
한편, 첨부된 도면을 참조하여 소자 분리막의 상부 가장 자리에 식각 방지막이 구비된 반도체 소자의 제조 방법에 대한 다른 실시예를 설명하면 다음과 같다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 4a를 참조하면, 반도체 기판(401)의 전체 상부에 절연 물질층(402)을 형성한 후, 절연 물질층(402)의 상부에는 고유전 절연막(403)을 순차적으로 형성한다. 여기서, 절연 물질층(402)은 실리콘 산화막으로 형성할 수 있다. 한편, 고유전 절연막(403)은 Al2O3, HfO2, ZrO2, Y2O3, CeO2, Ta2O5 또는 이들의 혼합물 중 어느 하나로 형성한다. 고유전 절연막(403)을 형성한 후에는 산화물 습식 식각(Oxide wet-etch)에 대한 내식성을 증가시키기 위하여, N2, O2, O3, H2, D2(deuterium), H2O, D2O, NO, N2O 또는 그 혼합기체 등의 분위기에서 600 내지 1000℃의 온도로 20초 내지 60분 동안 어닐링을 실시할 수 있다.
도 4b를 참조하면, 고유전 절연막(403) 상부에 반도체 소자가 형성될 활성 영역(404)이 개방되는 포토레지스트 패턴(도시되지 않음)을 형성한 후 이를 식각 마스크로 이용하여 활성 영역(404) 영역의 고유전 절연막(403) 및 절연 물질층(402)을 제거한다. 이후, 포토레지스트 패턴을 제거한다. 이로써, 절연물질층은 소자분리 영역에만 잔류되어 절연물질층으로 이루어진 소자 분리막(402)이 반도체 기판(401) 상부에 형성되며, 활성영역(404)에서는 반도체 기판(401)의 표면에 노출된다.
이후, 활성 영역(404)의 절연물질층을 제거한 후에는 소자 분리막(402)이나 반도체 기판(401)의 표면에 발생된 식각 손상(Etch damage)을 완화시키기 위하여 700 내지 1100℃의 온도로 5 내지 60분 동안 어닐링을 실시할 수 있다. 이때, 어닐링 공정은 N2, O2, O3, H2, D2(deuterium), H2
O, D2O, NO, N2O 또는 그 혼합기체 등의 분위기에서 실시할 수 있다.
도 4c를 참조하면, 도 3c에서와 동일한 방법으로 활성 영역에 활성 영역층(405)을 형성하여 소자 분리막(402) 사이의 공간을 활성 영역층(405)으로 매립한다. 마찬가지로, 활성 영역(405)을 형성하기 전에 활성 영역(도 4b의 404)의 반도체 기판(401) 표면에 형성된 자연 산화막이나 잔류 산화물을 먼저 제거할 수도 있다.
한편, 선택적 에피 성장 공정으로 실리콘을 성장시켜 활성 영역층(405)을 형성하는 과정에서 실리콘층을 과도하게 성장시켜 활성 영역층(405)을 소자 분리막(402)의 높이보다 높게 형성한다. 이렇게, 활성 영역층(405)을 소자 분리막(402)보다 높게 형성하면, 실리콘 과도 성장층(405a)이 고유전 절연막(403)의 가장자리 상부에까지 형성되면서 실리콘 과도 성장층(405a)의 실리콘 성분과 고유전 절연막(403)의 가장자리가 반응하여 고유전 절연막(403)의 가장자리가 규산염으로 변한다. 이로써, 소자 분리막(402)의 상부 가장에 규산염으로 이루어진 식각 방지막(406)이 형성된다.
또한, 상기에서 활성 영역층(405)을 형성하는 또 다른 방법으로는 실리콘 성장층 대신에 실리콘-게르마늄(Epi-SiGe)층을 성장시켜 활성 영역층(405)을 형성하거나, 실리콘-게르마늄층을 먼저 성장시킨 후 실리콘층을 성장시켜 채널층이 강제 SiGe 채널(Strained SiGe channel)층으로 형성되도록 할 수도 있다.
도 4d를 참조하면, 식각 방지막(406)을 형성한 후에 화학적 기계적 연마 공정으로 실리콘 과도 성장층(도 4c의 405a)을 제거하여 평탄화시킨다. 화학적 기계적 연마 공정을 실시한 후에는 연마 손상을 완화시키고 소자 분리막(402)과 활성 영역층(405) 사이의 계면 특성을 향상시키기 위하여 700 내지 1100℃의 온도로 5 내지 60분 동안 어닐링을 실시한다. 이때, 어닐링 공정은 H2, D2, N2 또는 이들의 혼합 기체 분위기에서 실시한다. 상기에서 화학적 기계적 연마 공정을 실시하더라도 식각 방지막(403)에 의해 소자 분리막(402)에는 손상이 거의 발생되지 않는다.
도 4e를 참조하면, 활성 영역에 형성된 활성 영역층(405)의 표면을 세정한 후 게이트 산화막(407)을 형성한다. 이때, 세정 공정을 실시하더라도 소자 분리막(402)은 식각 방지막(406)에 의해 보호되기 때문에 식각 손상이 발생되지 않는다. 따라서, 소자 분리막(402)의 상부 모서리에는 모우트(Moat)가 발생되지도 않으며, 소자 분리막(402)의 상부 모서리에서 게이트 산화막(407)이 얇게 형성되지도 않는다.
도 4f를 참조하면, 통상적으로 이루어지는 공정을 통해 폴리실리콘층(408), 확산방지 금속층(409), 금속층(410) 및 하드 마스크(411)의 적층 구조를 게이트 산화막(407) 상부에 소정의 패턴으로 형성하고, 적층 구조 주변의 활성 영역층(405)에 소오스/드레인(도시되지 않음)을 형성하여 트랜지스터를 제조한다.
상기에서 서술한 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 DRAM 소자뿐만 아니라 비휘발성 메모리(Non-volatile memory) 및 로직(Logic) 소자의 STI(Shallow Trench Isolation) 구조를 형성하는 공정에 적용이 가능하며, SEG 방식을 사용하기 때문에 에피 실리콘(Epi-Si) 외에도 에피 실리콘-게르마늄(Epi-SiGe) 등을 사용하는 고속 동작(High-mobility) 소자에도 적용이 가능하다.
상술한 바와 같이, 본 발명은 소자 분리막의 상부 가장자리에 식각 방지막을 형성하고 선택적 에피 성장(Selective Epitaxial Growth; SEG) 공정을 이용하여 STI 구조의 소자 분리막을 함으로써, 소자 분리막의 상부 가장 자리에 모우트가 발생되고, 게이트 산화막이 얇게 형성되며 누설 전류가 발생되는 것을 근본적으로 방지할 수 있어 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
도 1은 소자 분리막의 상부 가장자리에 모우트가 발생된 상태를 보여주는 단면 셈 사진이다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막을 설명하기 위한 소자의 단면도이다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
201, 301, 401 : 반도체 기판
202, 302, 402 : 절연물질층, 소자분리막
206, 303, 406 : 식각 방지막, 규산염막
403 : 고유전 절연막 304, 404 : 활성 영역
205, 305, 405 : 활성 영역층 405a : 실리콘 과도성장층
207, 306, 407 : 게이트 산화막 208, 307, 408 : 폴리실리콘층
209, 308, 409 : 확산방지 금속층
210, 309, 410 : 금속층 211, 310, 411 : 하드 마스크
Claims (11)
- 반도체 기판의 전체 상부에 절연 물질층 및 규산염으로 이루어진 막을 순차적으로 형성하는 단계;상기 결과물 전면에 제1 어닐공정을 수행하는 단계;식각 공정으로 상기 규산염으로 이루어진 막 및 상기 절연 물질층을 소자분리 영역에만 잔류시켜 상기 절연 물질층으로 이루어진 소자 분리막을 형성하는 단계; 및상기 결과물 전면에 제2 어닐공정을 수행하는 단계;상기 소자 분리막 사이에 반도체 소자가 형성될 활성 영역층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 규산염막은 AlSixOy, HfSixOy, YSixOy, CeSixOy 또는 TaSixOy으로 이루어지거나, 이들 중 적어도 하나 이상이 혼합된 혼합물로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 조성비 X는 0.05 내지 10이고, 상기 조성비 Y는 0.05 내지 10인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제1 어닐공정 또는 제2 어닐공정은N2, O2, O3, H2, D2, H2O, D2O, NO, N2O 또는 그 혼합기체 등의 분위기에서 600 내지 1000℃의 온도로 20초 내지 60분 동안 어닐링을 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판의 전체 상부에 절연 물질층 및 고유전 절연막을 순차적으로 형성하는 단계;식각 공정으로 상기 고유전 절연막 및 상기 절연 물질층을 소자분리 영역에만 잔류시켜 상기 절연 물질층으로 이루어진 소자 분리막을 형성하는 단계; 및선택적 에피 성장 공정으로 상기 소자 분리막 사이의 상기 반도체 기판 상부에 실리콘이 포함된 활성 영역층을 과도하게 성장시켜 상기 활성 영역층을 상기 고유전 절연막의 상부 가장자리에까지 형성하고, 상기 활성 영역층의 실리콘 성분과 상기 고유전 절연막의 반응을 통해 상기 소자 분리막의 상부 가장자리에 식각 방지막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 고유전 절연막은 Al2O3, HfO2, ZrO2, Y2O3 , CeO2, Ta2O5 또는 이들의 혼합물 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 식각 방지막은 규산염막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 6 항에 있어서,상기 활성 영역층은 선택적 에피 성장 공정으로 형성하며, 실리콘층을 성장시키거나, 실리콘-게르마늄층을 성장시키거나, 실리콘-게르마늄층을 먼저 성장시킨 후 실리콘층을 성장시켜 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서,상기 선택적 에피 성장 공정에서 SiH4 또는 SiH2Cl2 와 Cl2 기체를 반응기체로 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 6 항에 있어서, 상기 활성 영역층을 형성한 후에,상기 소자 분리막보다 높게 형성된 활성 영역층을 화학적 기계적 연마 공정으로 제거하는 단계; 및연마 손상을 완화시키고 상기 소자 분리막과 상기 활성 영역층 사이의 계면 특성을 향상시키기 위하여 어닐링을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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