KR100615661B1 - 전자디바이스 및 그 제조방법 - Google Patents
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Abstract
비어홀(108)이 형성된 저유전율막(105)의 아래쪽에 제 1 질소 비함유 절연막(104)을 개재하고 제 1 질소 함유 절연막(103)이 형성된다. 또 저유전율막(105) 위쪽에 제 2 질소 비함유 절연막(106)을 개재하고 제 2 질소 함유 절연막(107)이 형성된다.
Description
본 발명은 전자디바이스 및 그 제조방법에 관한 것이며, 특히 배선형성 기술에 관한 것이다.
최근, 집적회로의 고집적화에 따라 배선간격이 협소해지고 있어, 배선간에 발생하는 전기기생용량이 증대하고 있다. 한편, 고속동작이 요구되는 집적회로에서는, 배선간 전기기생용량을 작게 해야 할 필요가 있다.
그래서 배선간 전기기생용량을 저감시키기 위해, 배선간 절연막의 비유전율을 저감시키는 방법이 검토돼왔다. 배선간 전기기생용량을 가장 저감할 수 있는 방법으로서, 예를 들어 배선간 절연막으로, 실리콘산화막보다 유전율이 작은 재료로 이루어진 막(즉 저유전율막), 예를 들어 탄소 함유 실리콘산화막 또는 다공질(porous)막 등을 이용하는 방법이 제안됐다. 탄소 함유 실리콘산화막은, 체적이 큰 알킬기나 페닐기의 형태로 탄소를 막 중에 함유한다. 그 결과 탄소 함유 실리콘산화막의 밀도(약 1.0∼1.3g/㎤)는 실리콘산화막의 밀도(약 2.3g/㎤)에 비해 작아짐과 동시에, 탄소 함유 실리콘산화막의 비유전율(약 2.0∼3.0)도 실리콘산화막의 비유전율(약 3.9∼4.3)에 비해 작아진다.
그런데, 예를 들어 실리콘산화막 등 종래의 배선간 절연막에 비해, 탄소 함유 실리콘산화막 등의 저유전율막의 막 밀도가 낮기 때문에, 저유전율막은 대기 노출됐을 때에 대기 중에 존재하는 질소 등을 막 중으로 흡수하기 쉽다. 그 결과, 예를 들어 비어홀이 형성된 탄소 함유 실리콘산화막 상에서, 상층 금속배선용 홈 패턴을 형성하기 위한 포토리소그래피 공정을 실시할 경우에는, 다음과 같은 문제가 생긴다. 즉 비어홀 근방에 도포된 포토레지스트에 충분한 현상을 실시하지 못한 결과, 불필요한 포토레지스트의 잔존이 발생하므로, 원하는 홈 패턴을 형성할 수 없다. 이 문제가 일어나는 이유는 다음과 같다. 즉 비어홀이 형성된 탄소 함유 실리콘산화막 중에 존재하는 아민, 또는 탄소 함유 실리콘산화막 아래쪽에 형성된 실리콘질화탄화막 중의 질소에 유래하는 염기성물질 등이, 비어홀을 통해 탄소 함유 실리콘산화막 상의 포토레지스트(화학증폭형 레지스트) 중으로 확산돼온다. 그 결과 레지스트 중의 염기농도가 상승하기 때문에, 홈 패턴 형성을 위한 노광 시에 레지스트 중의 산 발생재료에서 발생한 산이 중화돼버리므로, 예를 들어 아크릴계 레지스트 등에서의 연속적인 산 발생반응이 진행되지 않게 되어 현상불량이 일어난다. 이러한 현상은 레지스트 피독(resist poisoning)이라 불린다. 레지스트 피독이 일어나면, 예를 들어 하층금속배선과 상층금속배선이 정상적으로 접속되지 않는 사태, 즉 배선불량이 발생한다.
이에 반해, 예를 들어 비특허문헌 1(Proceedings of the 2002 International Interconnect Technology Conference, M. Fayolle et al., p39∼41)에, 레지스트 피독을 방지하는 배선구조 및 그 제조방법이 개시되어 있다.
도 7은 비특허문헌 1에 개시된, 종래의 전자디바이스 배선구조를 나타내는 단면도이다.
도 7에 나타내는 바와 같이, 실리콘기판(도시 생략) 상에 형성된, 실리콘산화막으로 이루어지는 제 1 절연막(1) 중에, 메탈장벽막(2a) 및 구리막(2b)으로 구성되는 하층금속배선(2)이 형성된다. 하층금속배선(2) 상 및 제 1 절연막(1) 상에는, 실리콘탄화막으로 이루어지는 제 2 절연막(3)이 형성된다. 제 2 절연막(3) 상에는, 탄소 함유 실리콘산화막으로 이루어지는 제 3 절연막(4)이 형성된다. 제 3 절연막(4) 상에는, 실리콘탄화막으로 이루어지는 제 4 절연막(5)이 형성된다. 제 4 절연막(5) 상에는, 탄소 함유 실리콘산화막으로 이루어지는 제 5 절연막(6)이 형성된다. 제 2 절연막(3) 및 제 3 절연막(4)에는, 하층금속배선(2)에 달하는 비어홀(7)이 형성됨과 동시에, 제 4 절연막(5) 및 제 5 절연막(6)에는, 비어홀(7)에 달하는 배선 홈(8)이 형성된다. 비어홀(7) 및 배선 홈(8)에는, 메탈장벽막(9) 및 구리막(10)이 순차 형성되며, 이로써 비어플러그(11) 및 상층금속배선(12)이 형성된다. 비어플러그(11)는, 하층금속배선(2)과 상층금속배선(12)을 접속한다.
도 8의 (a)∼(f)는, 비특허문헌 1에 개시된, 종래의 전자디바이스 제조방법, 즉 도 7에 나타내는 전자디바이스를 제조하기 위한 방법의 각 공정을 나타내는 단면도이다.
우선 도 8의 (a)에 나타내는 바와 같이, 실리콘기판(도시 생략) 상에 제 1 절연막(1)을 형성한 후, 제 1 절연막(1)에 메탈장벽막(2a) 및 구리막(2b)으로 구성되는 하층금속배선(2)을 매입한다.
다음으로 도 8의 (b)에 나타내는 바와 같이, 제 1 절연막(1) 상 및 하층금속배선(2) 상에, 실리콘탄화막으로 이루어지는 제 2 절연막(3), 탄소 함유 실리콘산화막으로 이루어지는 제 3 절연막(4), 실리콘탄화막으로 이루어지는 제 4 절연막(5), 탄소 함유 실리콘산화막으로 이루어지는 제 5 절연막(6), 및 실리콘탄화막으로 이루어지는 제 6 절연막(13)을 순차 퇴적시킨다.
다음에, 제 6 절연막(13) 상에 포토레지스트를 도포하고, 이 도포된 포토레지스트에 대해 포토리소그래피를 실시함으로써, 홀 패턴을 갖는 레지스트막(도시 생략)을 형성한다. 그 후 이 레지스트막을 마스크로, 제 6 절연막(13) 및 제 5 절연막(6)에 대해 순차 드라이에칭을 실시한 후, 에싱으로 포토레지스트를 제거한다. 이로써 도 8의 (c)에 나타내는 바와 같이, 제 6 절연막(13) 및 제 5 절연막(6)에, 비어홀(7)(도 8의 (e) 참조)과 대응하는 홀(14)이 형성된다.
다음으로, 제 6 절연막(13) 상에 포토레지스트를 도포하고, 이 도포된 포토레지스트에 대해 포토리소그래피를 실시함으로써, 원하는 홈 패턴을 갖는 레지스트막(15), 구체적으로는 배선 홈(8)(도 8의 (e) 참조)과 대응하는 개구부(15a)를 갖는 레지스트막(15)을 형성한다.
다음에, 홈 패턴을 갖는 레지스트막(15), 및 홀 패턴을 갖는 제 6 절연막(13) 및 제 5 절연막(6)을 각각 마스크로, 제 6 절연막(13), 제 5 절연막(6), 제 4 절연막(5) 및 제 3 절연막(4)에 대해 순차 드라이에칭을 실시한다. 이로써 도 8의 (e)에 나타내는 바와 같이, 제 3 절연막(4)에 비어홀(7)이 형성됨과 동시에 제 4 절연막(5) 및 제 5 절연막(6)에 배선 홈(8)이 형성된다. 단, 전술한 드라이에칭 후 , 레지스트막(15)을 제거하여 세정을 실시한 후, 각각 실리콘탄화막으로 이루어지는 제 2 절연막(3)(비어홀(7) 형성영역), 제 4 절연막(5)(배선 홈(8) 형성영역) 및 제 6 절연막(13)을 전면 에치백으로 동시에 제거한다. 이로써 도 8의 (e)에 나타내는 바와 같이, 원하는 비어홀(7) 및 배선 홈(8)이 형성된다.
다음, 비어홀(7) 및 배선 홈(8)이 완전히 매입되도록 제 5 절연막(6) 상에, 메탈장벽막(9) 및 구리막(10)을 순차 퇴적시킨 후, 배선 홈(8) 외측의 메탈장벽막(9) 및 구리막(10)을 CMP(Chemical mechanical polishing)로 제거한다. 이로써 도 8의 (f)에 나타내는 바와 같이, 비어홀(7)에 비어플러그(11)가 형성됨과 동시에 배선 홈(8)에 상층금속배선(12)이 형성된다.
비특허문헌 1에서는, 제 2 절연막(3), 제 4 절연막(5) 및 제 6 절연막(13)으로서, 질소를 함유하지 않는 실리콘탄화막을 이용함으로써, 홀(14)을 경유한 아민 등의 확산에 기인하는 레지스트 피독을 억제할 수 있음이 보고돼있다.
그러나 전술한 종래의 배선구조에서는, 레지스트 피독 대책을 위해, 실리콘질화탄화막 대신, 실리콘질화탄화막보다 막질이 나쁜 질소 비함유 실리콘탄화막을 이용므로, 리크전류가 많아진다는 문제가 있다. 또 실리콘탄화막의 막 안정성이 나쁘기 때문에, 이 막을 퇴적시킨 후에 방치하면 막질의 경시변화가 일어난다는 문제도 있다.
상기에 감안하여 본 발명은, 배선간 절연막에서의 리크전류 증대나 막질의 경시변화를 억제하면서 레지스트 피독을 방지하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 관한 제 1 전자디바이스는, 홀을 갖는 저유전율막과, 저유전율막 아래쪽에 형성된 질소 비함유 절연막과, 질소 비함유 절연막 아래쪽에 형성된 질소 함유 절연막을 구비한다.
제 1 전자디바이스에 의하면, 배선간 절연막인 저유전율막과, 그 아래쪽의 질소 함유 절연막 사이에 질소 비함유 절연막이 형성된다. 즉 저유전율막과 질소 함유 절연막이 직접 접촉하는 일이 없으므로, 저유전율막 중으로 질소가 도입되는 것을 억제할 수 있다. 이로써 홀이 형성된 저유전율막 상에 화학증폭형 레지스트를 도포했을 때, 홀을 경유하여 아민 등이 저유전율막으로부터 레지스트 중으로 확산되는 것, 즉 레지스트 피독을 방지할 수 있다. 또 저유전율막 아래쪽에 막질이 좋은 질소 함유 절연막(예를 들어 실리콘질화탄화막)이 형성되므로, 리크전류의 증대 또는 막질의 경시변화를 방지할 수 있다.
또한 제 1 전자디바이스에 의하면, 질소 비함유 절연막을 예를 들어 플라즈마CVD(chemical vapor deposition)법으로 퇴적시킴으로써, 그 아래쪽의 질소 함유 절연막의 막질을 안정화시킬 수 있으므로, 질소 함유 절연막 중에 포함되는 질소가 유리되기 어려워진다. 그 결과 저유전율막 중으로 질소가 도입되는 것을 보다 확실하게 억제할 수 있다.
여기서 본 명세서에서 질소 비함유 절연막이란, 막 중에 포함된 질소가 1×1019atoms/cm3 미만의 절연막을 의미한다.
제 1 전자디바이스에 있어서, 홀은 질소 비함유 절연막 및 질소 함유 절연막 각각을 관통하며, 이 홀 아래쪽에서 홀과 접속하는 하층배선을 추가로 구비하고, 홀 접속영역을 제외한 하층배선 상면은 질소 함유 절연막으로 피복되는 것이 바람직하다.
이와 같이 하면 질소 함유 절연막으로서, 산소를 포함하지 않는 절연막을 이용함으로써, 하층배선의 산화를 방지할 수 있다.
제 1 전자디바이스에 있어서, 저유전율막 하면과 질소 비함유 절연막 상면은 접하는 것이 바람직하다.
이와 같이 하면 저유전율막 중으로 질소가 도입되는 것을 보다 확실하게 억제할 수 있다.
본 발명에 관한 제 2 전자디바이스는, 홀을 갖는 저유전율막과, 저유전율막 위쪽에 형성된 질소 비함유 절연막과, 질소 비함유 절연막 위쪽에 형성된 질소 함유 절연막을 구비한다.
제 2 전자디바이스에 의하면, 배선간 절연막인 저유전율막과, 그 위쪽의 질소 함유 절연막 사이에 질소 비함유 절연막이 형성된다. 즉 저유전율막과 질소 함유 절연막이 직접 접촉하는 일이 없다. 때문에 저유전율막 중으로 질소가 도입되는 것을 억제할 수 있으므로, 홀이 형성된 저유전율막의 위쪽에 화학증폭형 레지스트를 도포했을 때 홀을 경유하여 아민 등이 저유전율막에서 레지스트 중으로 확산되는 것, 즉 레지스트 피독을 방지할 수 있다. 또 저유전율막 위쪽에 막질이 좋은 질소 함유 절연막(예를 들어 실리콘질화탄화막)이 형성되므로, 리크전류의 증대 또는 막질의 경시변화를 방지할 수 있다.
또 제 2 전자디바이스에 의하면, 저유전율막 상에 질소 비함유 절연막을 개재하고 질소 함유 절연막이 형성되므로, 저유전율막 형성 후에 질소를 함유하는 분위기(플라즈마 등)에 저유전율막이 직접 노출되는 일이 없다. 이로써 저유전율막 중으로 질소가 도입되는 것을 보다 확실하게 억제할 수 있다.
제 2 전자디바이스에 있어서, 질소 함유 절연막은 반사방지막이며, 질소 함유 절연막, 질소 비함유 절연막, 및 저유전율막 중 적어도 상부에, 홀과 접속하는 오목부가 형성되는 것이 바람직하다.
이와 같이 하면, 홀 또는 오목부를 형성하기 위한 리소그래피 공정 시, 예를 들어 유기재료로 이루어지는 반사방지막을 따로 형성할 필요가 없으므로, 공정 수를 삭감할 수 있다.
제 2 전자디바이스에 있어서, 저유전율막 상면과 질소 비함유 절연막 하면은 접하는 것이 바람직하다.
이와 같이 하면 저유전율막 중으로 질소가 도입되는 것을 보다 확실하게 억제할 수 있다.
본 발명에 관한 제 3 전자디바이스는, 홀을 갖는 저유전율막과, 저유전율막 아래쪽에 형성된 제 1 질소 비함유 절연막과, 저유전율막 위쪽에 형성된 제 2 질소 비함유 절연막을 구비하며, 홀은 제 1 질소 비함유 절연막을 관통하고, 제 2 질소 비함유 절연막, 및 저유전율막 중 적어도 상부에 홀과 접속되는 오목부가 형성된다.
제 3 전자디바이스에 의하면, 배선간 절연막인 저유전율막 상하에 각각 질소 비함유 절연막이 형성되므로, 저유전율막 중으로 질소가 도입되는 것을 보다 확실하게 억제할 수 있다. 이로써 저유전율막에 홀을 형성한 후, 이 홀과 접속되는 오목부를 형성하기 위한 리소그래피 공정에서 저유전율막 위쪽에 화학증폭형 레지스트를 도포했을 때, 홀을 경유하여 아민 등이 저유전율막에서 레지스트 중으로 확산되는 것, 즉 레지스트 피독을 방지할 수 있다.
제 3 전자디바이스에 있어서, 저유전율막 하면과 제 1 질소 비함유 절연막 상면은 접하는 것이 바람직하다.
이와 같이 하면 저유전율막 중으로 질소가 도입되는 것을 보다 확실하게 억제할 수 있다.
제 3 전자디바이스에 있어서, 저유전율막 상면과 제 2 질소 비함유 절연막 하면은 접하는 것이 바람직하다.
이와 같이 하면 저유전율막 중으로 질소가 도입되는 것을 보다 확실하게 억제할 수 있다.
본 발명에 관한 제 4 전자디바이스는, 홀을 갖는 저유전율막과, 저유전율막 위쪽에 형성된, 막 밀도 1.3g/㎤ 이하의 저밀도 절연막을 구비한다.
제 4 전자디바이스에 의하면, 배선간 절연막인 저유전율막 위쪽에 저밀도 절연막이 형성되므로, 저유전율막 중으로 도입된 질소나 저밀도 절연막 자신에 존재하는 질소가, 저밀도 절연막을 통해 외부로 배출되기 쉬워진다. 이로써 저유전율막에 형성된 홀 내에 아민 등이 집중 확산돼오는 일이 없으므로, 저유전율막 위쪽에 화학증폭형 레지스트를 도포했을 때, 홀 근방의 레지스트에서의 단위체적당 아민 등의 양이 매우 적어지며, 그 결과 레지스트 피독을 방지할 수 있다. 여기서 제 4 전자디바이스에 있어서, 저밀도 절연막의 밀도는, 이 막의 안정성을 고려하면, 0.4g/㎤ 이상인 것이 바람직하다.
제 4 전자디바이스에 있어서, 저밀도 절연막은 질소를 함유하는 것이 바람직하다.
이와 같이 하면, 저밀도 절연막의 막질이 좋아지므로 리크전류의 증대 또는 막질의 경시변화를 방지할 수 있다.
제 4 전자디바이스에 있어서, 저유전율막 아래쪽에 형성된 질소 함유 절연막을 추가로 구비하는 것이 바람직하다.
이와 같이 하면, 질소 함유 절연막의 막질이 좋으므로 리크전류의 증대 또는 막질의 경시변화를 방지할 수 있다.
제 1, 제 2, 제 3 또는 제 4 전자디바이스에 있어서, 저유전율막은 탄소 함유 실리콘산화막 또는 다공질막인 것이 바람직하다.
이와 같이 하면, 배선간 용량을 확실하게 저감할 수 있다. 또 탄소 함유 실리콘산화막으로는 SiOC막을 이용해도 된다.
본 발명에 관한 제 1 전자디바이스 제조방법은, 질소 함유 절연막 상에 질소 비함유 절연막 및 저유전율막을 순차 형성하는 공정과, 저유전율막에 홀을 형성하는 공정과, 홀이 형성된 저유전율막 상에 화학증폭형 레지스트를 도포하고, 이 도포된 화학증폭형 레지스트에 노광 및 현상을 실시함으로써, 홀이 형성된 영역을 포함하는 소정의 영역에 개구부를 갖는 레지스트막을 형성하는 공정과, 이 레지스트 막을 마스크로 저유전율막에 에칭을 실시하여 홀과 접속하는 오목부를 형성하는 공정을 구비한다.
제 1 전자디바이스 제조방법에 의하면, 질소 함유 절연막 상에 질소 비함유 절연막을 개재하고 형성된 저유전율막에 홀을 형성한 후, 저유전율막 상에 화학증폭형 레지스트를 도포한다. 즉 저유전율막과 질소 함유 절연막 사이에 질소 비함유 절연막이 형성되므로, 저유전율막과 질소 함유 절연막이 직접 접촉하는 일이 없다. 이로써 저유전율막 중으로 질소가 도입되는 것을 억제할 수 있으므로, 홀이 형성된 저유전율막 상에 화학증폭형 레지스트를 도포했을 때, 홀을 경유하여 아민 등이 레지스트 중으로 확산되는 것, 즉 레지스트 피독을 방지할 수 있다. 또 저유전율막 아래쪽에 막질이 좋은 질소 함유 절연막(예를 들어 실리콘질화탄화막)이 형성되므로, 리크전류의 증대 또는 막질의 경시변화를 방지할 수 있다.
또 제 1 전자디바이스 제조방법에 의하면, 질소 비함유 절연막을 예를 들어 플라즈마CVD법으로 퇴적시킴으로써, 그 아래쪽의 질소 함유 절연막의 막질을 안정화시킬 수 있으므로, 질소 함유 절연막 중에 포함되는 질소가 유리되기 어려워진다. 그 결과, 저유전율막 중으로 질소가 도입되는 것을 보다 확실하게 억제할 수 있다.
제 1 전자디바이스 제조방법에 있어서, 질소 함유 절연막은 하층배선을 피복하도록 형성되는 것이 바람직하다.
이와 같이 하면 질소 함유 절연막으로서, 산소를 포함하지 않는 절연막을 이용함으로써 하층배선의 산화를 방지할 수 있다.
제 1 전자디바이스 제조방법에 있어서, 홀을 형성하는 공정은, 저유전율막 및 질소 비함유 절연막에 홀을 형성하는 공정을 포함하며, 오목부를 형성하는 공정보다 뒤에, 홀 아래쪽의 질소 함유 절연막을 제거하는 공정을 추가로 구비하는 것이 바람직하다.
이와 같이 하면, 홀 아래쪽에 형성된 배선이나 소자 등에 에칭 손상이나 에싱 손상(예를 들어 배선이나 소자 등의 표면 산화)이 발생하는 것을 방지할 수 있다.
본 발명에 관한 제 2 전자디바이스 제조방법은, 저유전율막 상에 질소 비함유 절연막 및 질소 함유 절연막을 순차 형성하는 공정과, 질소 비함유 절연막 및 질소 함유 절연막이 형성된 저유전율막에 홀을 형성하는 공정과, 홀이 형성된 저유전율막 위쪽에 화학증폭형 레지스트를 도포하고, 이 도포된 화학증폭형 레지스트에 노광 및 현상을 실시함으로써, 홀이 형성된 영역을 포함하는 소정의 영역에 개구부를 갖는 레지스트막을 형성하는 공정과, 이 레지스트막을 마스크로 저유전율막에 에칭을 실시하여 홀과 접속하는 오목부를 형성하는 공정을 구비한다.
제 2 전자디바이스 제조방법에 의하면, 저유전율막 상에 질소 비함유 절연막 및 질소 함유 절연막을 순차 형성한 후, 저유전율막에 홀을 형성하고, 그 후 저유전율막 위쪽에 화학증폭형 레지스트를 도포한다. 즉, 저유전율막과 질소 함유 절연막 사이에 질소 비함유 절연막이 형성되므로, 저유전율막과 질소 함유 절연막이 직접 접촉하는 일이 없다. 이로써 저유전율막 중으로 질소가 도입되는 것을 억제할 수 있으므로, 홀이 형성된 저유전율막 상에 화학증폭형 레지스트를 도포했을 때, 홀을 경유하여 아민 등이 레지스트 중으로 확산되는 것, 즉 레지스트 피독을 방지할 수 있다. 또 저유전율막 위쪽에 막질이 좋은 질소 함유 절연막(예를 들어 실리콘질화탄화막)이 형성되므로, 리크전류의 증대 또는 막질의 경시변화를 방지할 수 있다.
또 제 2 전자디바이스 제조방법에 의하면, 저유전율막 상에 질소 비함유 절연막을 개재하고 질소 함유 절연막을 형성하므로, 저유전율막 형성 후에 질소를 함유하는 분위기(플라즈마 등)에 저유전율막이 직접 노출되는 일이 없다. 이로써 저유전율막 중으로 질소가 도입되는 것을 보다 확실하게 억제할 수 있다.
제 2 전자디바이스 제조방법에 있어서, 레지스트막을 형성하는 공정에서 질소 함유 절연막은 반사방지막으로서 기능하는 것이 바람직하다.
이와 같이 하면, 오목부를 형성하기 위한 리소그래피 공정 시, 예를 들어 유기재료로 이루어지는 반사방지막을 따로 형성할 필요가 없으므로, 공정 수를 삭감할 수 있다.
본 발명에 관한 제 3 전자디바이스 제조방법은, 제 1 질소 비함유 절연막 상에 저유전율막 및 제 2 질소 비함유 절연막을 순차 형성하는 공정과, 제 2 질소 비함유 절연막이 형성된 저유전율막에 홀을 형성하는 공정과, 홀이 형성된 저유전율막 위쪽에 화학증폭형 레지스트를 도포하고, 이 도포된 화학증폭형 레지스트에 노광 및 현상을 실시함으로써, 홀이 형성된 영역을 포함하는 소정의 영역에 개구부를 갖는 레지스트막을 형성하는 공정과, 이 레지스트막을 마스크로 저유전율막에 에칭을 실시하여 홀과 접속하는 오목부를 형성하는 공정을 구비한다.
제 3 전자디바이스 제조방법에 의하면, 상하에 각각 질소 비함유 절연막이 형성된 저유전율막에 홀을 형성한 후, 저유전율막 상에 화학증폭형 레지스트를 도포한다. 이로써 저유전율막 중으로 질소가 도입되는 것을 확실하게 억제할 수 있으므로, 홀이 형성된 저유전율막 상에 화학증폭형 레지스트를 도포했을 때, 홀을 경유하여 아민 등이 레지스트 중으로 확산되는 것, 즉 레지스트 피독을 방지할 수 있다.
제 1, 제 2 또는 제 3 전자디바이스 제조방법에 있어서, 질소 비함유 절연막은 CVD법으로 퇴적시키는 것이 바람직하다.
이와 같이 하면 질소 비함유 절연막으로서, 예를 들어 TEOS를 이용한 플라즈마CVD법으로 실리콘산화막을 형성했을 경우, 이 실리콘산화막의 밀도(약 2.3g/㎤)는 탄소 함유 실리콘산화막 등의 저유전율막 밀도보다 높아진다. 이로써 이 실리콘산화막으로 이루어지는 질소 비함유 절연막이 질소에 대한 방지층으로서 기능하므로, 저유전율막 중으로 질소가 도입되는 것을 보다 확실하게 억제할 수 있다.
제 1, 제 2 또는 제 3 전자디바이스 제조방법에 있어서, 홀을 형성하는 공정과 레지스트막을 형성하는 공정 사이에, 홀 내에 더미플러그를 형성하는 공정을 추가로 구비하는 것이 바람직하다.
이와 같이 하면, 예를 들어 유기재료로 이루어지는 더미플러그에 의해, 저유전율막과 질소 비함유 절연막의 계면부를 포함하는 홀의 벽면을 피복할 수 있다. 즉 이 계면부나 홀 벽면의 손상층이 더미플러그에 의해 피복되므로, 이 계면부 또는 이 손상층으로부터 홀 내로의 질소 확산을 억제할 수 있으므로, 레지스트 피독 을 보다 확실하게 방지할 수 있다.
본 발명에 관한 제 4 전자디바이스 제조방법은, 저유전율막 상에, 막 밀도 1.3g/㎤ 이하의 저밀도 절연막을 형성하는 공정과, 저밀도 절연막이 형성된 저유전율막에 홀을 형성하는 공정과, 홀이 형성된 저유전율막 위쪽에 화학증폭형 레지스트를 도포하고, 이 도포된 화학증폭형 레지스트에 노광 및 현상을 실시함으로써, 홀이 형성된 영역을 포함하는 소정의 영역에 개구부를 갖는 레지스트막을 형성하는 공정과, 이 레지스트막을 마스크로 저유전율막에 에칭을 실시하여 홀과 접속하는 오목부를 형성하는 공정을 구비한다.
제 4 전자디바이스 제조방법에 의하면, 저유전율막 상에 저밀도 절연막을 형성한 후, 저유전율막에 홀을 형성하고, 그 뒤 저유전율막 위쪽에 화학증폭형 레지스트를 도포한다. 이로써 저유전율막 중으로 도입된 질소나 저밀도 절연막 자신에 존재하는 질소가, 저밀도 절연막을 통해 외부로 배출되기 쉬워진다. 그러므로 저유전율막에 형성된 홀 내로 아민 등이 집중 확산돼오는 일이 없으므로, 저유전율막 위쪽에 화학증폭형 레지스트를 도포했을 때, 홀 근방 레지스트에서의 단위체적당 아민 등의 양이 매우 적어지며, 그 결과 레지스트 피독을 방지할 수 있다. 여기서 제 4 전자디바이스 제조방법에 있어서, 저밀도 절연막의 밀도는, 이 막의 안정성을 고려하면, 0.4g/㎤ 이상인 것이 바람직하다.
제 4 전자디바이스 제조방법에 있어서, 저밀도 절연막을 형성하는 공정보다 후에, 저밀도 절연막에 대해 열처리를 실시하거나 또는 에너지파를 조사하는 공정을 구비하는 것이 바람직하다.
이와 같이 하면, 저밀도 절연막의 막질을 안정화시킬 수 있음과 동시에, 저유전율막 중의 질소 또는 저밀도 절연막 중의 질소를 저밀도 절연막을 통해 외부로 더욱 많이 배출할 수 있다. 이 때 에너지파가 전자빔 또는 자외선이면, 전술한 효과를 확실히 얻을 수 있다.
제 1, 제 2, 제 3 또는 제 4 전자디바이스 제조방법에 있어서, 저유전율막은 탄소 함유 실리콘산화막 또는 다공질막인 것이 바람직하다.
이와 같이 하면, 배선간 용량을 확실하게 저감할 수 있다. 또 탄소 함유 실리콘산화막으로는 SiOC막을 이용해도 된다.
도 1은 본 발명의 제 1 실시형태에 관한 전자디바이스의 배선구조를 나타내는 단면도.
도 2의 (a)∼(f)는 본 발명의 제 1 실시형태에 관한 전자디바이스 제조방법의 각 공정을 나타내는 단면도.
도 3은 비교예에 관한 전자디바이스의 배선구조를 나타내는 단면도.
도 4의 (a)∼(f)는 비교예에 관한 전자디바이스 제조방법의 각 공정을 나타내는 단면도.
도 5는 본 발명의 제 2 실시형태에 관한 전자디바이스의 배선구조를 나타내는 단면도.
도 6의 (a)∼(f)는 본 발명의 제 2 실시형태에 관한 전자디바이스 제조방법의 각 공정을 나타내는 단면도.
도 7은 종래의 전자디바이스 배선구조를 나타내는 단면도.
도 8의 (a)∼(f)는 종래의 전자디바이스 제조방법의 각 공정을 나타내는 단면도.
(제 1 실시형태)
이하 본 발명의 제 1 실시형태에 관한 전자디바이스 및 그 제조방법에 대해 도면을 참조하면서 설명하기로 한다.
도 1은, 제 1 실시형태에 관한 전자디바이스의 배선구조를 나타내는 단면도이다.
도 1에 나타내는 바와 같이, 예를 들어 실리콘으로 이루어지는 기판(100) 상에 형성된 하층절연막(101) 중에, 예를 들어 질화탄탈/탄탈 적층막(102a) 및 구리막(102b)으로 구성되는 하층금속배선(102)이 형성된다. 하층금속배선(102) 상 및 하층절연막(101) 상에는, 예를 들어 실리콘질화탄화막으로 이루어지는 제 1 질소 함유 절연막(103)이 형성된다. 제 1 질소 함유 절연막(103) 상에는, 예를 들어 실리콘산화막으로 이루어지는 제 1 질소 비함유 절연막(104)이 형성된다. 제 1 질소 비함유 절연막(104) 상에는, 예를 들어 탄소 함유 실리콘산화막으로 이루어지는 저유전율막(105)이 형성된다. 저유전율막(105) 상에는, 예를 들어 실리콘산화막으로 이루어지는 제 2 질소 비함유 절연막(106)이 형성된다. 제 2 질소 비함유 절연막(106) 상에는, 예를 들어 질화실리콘산화막으로 이루어지는 제 2 질소 함유 절연막(107)이 형성된다. 제 1 질소 함유 절연막(103), 제 1 질소 비함유 절연막(104) 및 저유전율막(105)(하부)에는, 하층금속배선(102)에 달하는 비어홀(108)이 형성된다. 저유전율막(105)(상부), 제 2 질소 비함유 절연막(106) 및 제 2 질소 함유 절연막(107)에는, 비어홀(108)과 접속하는 배선 홈(109)이 형성된다. 비어홀(108) 및 배선 홈(109)에는, 질화탄탈/탄탈 적층막(110) 및 구리막(111)이 순차 형성되며, 이로써 비어플러그(112) 및 상층금속배선(113)이 형성된다. 비어플러그(112)는, 하층금속배선(102)과 상층금속배선(113)을 접속한다.
도 2의 (a)∼(f)는, 제 1 실시형태에 관한 전자디바이스의 제조방법, 즉 도 1에 나타내는 전자디바이스를 제조하기 위한 방법의 각 공정을 나타내는 단면도이다.
우선 도 2의 (a)에 나타내는 바와 같이, 예를 들어 실리콘으로 이루어지는 기판(100) 상에, 예를 들어 실리콘산화막으로 이루어지는 하층절연막(101)을 형성한 후, 하층절연막(101)에 예를 들어 질화탄탈/탄탈 적층막(102a) 및 구리막(102b)으로 구성되는 하층금속배선(102)을 매입한다. 구체적으로는, 하층절연막(101) 형성 후 하층절연막(101) 상에, 하층금속배선용 홈 패턴을 갖는 레지스트막(도시 생략)을 포토리소그래피법으로 형성한 후, 이 레지스트막을 마스크로, 하층절연막(101)에 드라이에칭을 실시하여 배선 홈을 형성한다. 그 후 이 배선 홈이 완전히 매입되도록 하층절연막(101) 상에 질화탄탈/탄탈 적층막(102a) 및 구리막(102b)을 순차 적층시킨 후, 이 배선 홈 외측의 적층막(102a) 및 구리막(102b)을 CMP로 제거하여 하층금속배선(102)을 형성한다.
다음으로 도 2의 (a)에 나타내는 바와 같이, 하층절연막(101) 상 및 하층금 속배선(102) 상에, 예를 들어 실리콘질화탄화막으로 이루어지는, 두께 50nm의 제 1 질소 함유 절연막(103)을 퇴적시킨다.
다음에 도 2의 (b)에 나타내는 바와 같이, 제 1 질소 함유 절연막(103) 상에, 예를 들어 실리콘산화막으로 이루어지는, 두께 50nm의 제 1 질소 비함유 절연막(104)을 퇴적시킨다. 이 때 예를 들어 TEOS를 이용한 플라즈마CVD법으로, 제 1 질소 비함유 절연막(104)이 될 실리콘산화막을 퇴적시킨다. 그 후, 제 1 질소 비함유 절연막(104) 상에, 예를 들어 탄소 함유 실리콘산화막으로 이루어지는, 두께 450nm의 저유전율막(105)을 퇴적시킨 후, 저유전율막(105) 상에 예를 들어 실리콘산화막으로 이루어지는 두께 30nm의 제 2 질소 비함유 절연막(106)을 퇴적시킨다. 이 때 예를 들어 TEOS를 이용한 플라즈마CVD법으로, 제 2 질소 비함유 절연막(106)이 될 실리콘산화막을 퇴적시킨다. 그 후, 제 2 질소 비함유 절연막(106) 상에, 예를 들어 질화실리콘산화막으로 이루어지는, 두께 50nm의 제 2 질소 함유 절연막(107)을 퇴적시킨다. 여기서 제 2 질소 함유 절연막(107)이 될 질화실리콘산화막은, 나중의 포토리소그래피 공정에서 반사방지막으로서 기능한다. 또 반사방지막이 될 질화실리콘산화막의 막 두께는, 0.18㎛보다 큰 룰에서는 60nm 이상 100nm 이하인 것이 바람직하며, 0.18㎛ 이하의 룰에서는 30nm 이상 70nm 이하인 것이 바람직하다. 그리고 제 2 질소 함유 절연막(107)으로서 질화실리콘산화막 이외의 다른 재료막을 이용할 경우에는, 제 2 질소 함유 절연막(107)의 광학 막 두께(=[제 2 질소 함유 절연막(107) 굴절률의 실수부]×[제 2 질소 함유 절연막(107)의 막 두께(물리적 막 두께)])를, [질화실리콘산화막 굴절률의 실수부]에서 제한 값이 전술한 범위 가 되도록 제 2 질소 함유 절연막(107)의 막 두께를 설정하는 것이 바람직하다.
다음으로, 제 2 질소 함유 절연막(107) 상에 포토레지스트를 도포하고, 이 도포된 포토레지스트에 포토리소그래피를 실시함으로써, 홀 패턴을 갖는 레지스트막(도시 생략)을 형성한다. 그 후 이 레지스트막을 마스크로 하여, 제 2 질소 함유 절연막(107), 제 2 질소 비함유 절연막(106), 저유전율막(105) 및 제 1 질소 비함유 절연막(104)에 순차 드라이에칭을 실시한 후, 에싱으로 포토레지스트를 제거한다. 이로써 도 2의 (c)에 나타내는 바와 같이 비어홀(108)이 형성된다.
다음에, 도 2의 (d)에 나타내는 바와 같이, 비어홀(108)에 예를 들어 유기재료로 이루어지는 더미플러그(114)를 형성한다. 본 실시형태에서는, 더미플러그(114) 상면이, 저유전율막(105)과 제 2 질소 비함유 절연막(106)과의 계면보다 높아지도록, 더미플러그(114)를 형성한다. 또 본 실시형태에서, 더미플러그(114) 형성은 필수 공정은 아니다. 그 후 제 2 질소 함유 절연막(107) 상에 포토레지스트를 도포하고, 이 도포된 포토레지스트에 포토리소그래피(노광 및 현상)를 실시함으로써, 원하는 홈 패턴을 갖는 레지스트막(115), 구체적으로는 배선 홈(109)(도 2의 (e) 참조)과 대응하는 개구부(115a)를 갖는 레지스트막(115)을 형성한다. 여기서 개구부(115a) 형성영역은 비어홀(108)이 형성된 영역을 포함한다.
다음, 더미플러그(114) 및 홈 패턴을 갖는 레지스트막(115)을 마스크로, 제 2 질소 함유 절연막(107), 제 2 질소 비함유 절연막(106), 및 저유전율막(105)(상부)에 대해 순차 드라이에칭을 실시한다. 이로써 도 2의 (e)에 나타내는 바와 같이, 비어홀(108)과 접속하는 배선 홈(109)이 형성된다. 단, 전술한 드라이에칭 후, 더미플러그(114) 및 레지스트막(115)을 제거하여 세정을 실시한다.
다음으로, 실리콘질화탄화막으로 이루어지는 제 1 질소 함유 절연막(103)의 비어홀(108) 하측 부분을 전면 에치백으로 제거한다. 그 후 비어홀(108) 및 배선 홈(109)이 완전히 매입되도록 제 2 질소 함유 절연막(107) 상에, 질화탄탈/탄탈 적층막(110) 및 구리막(111)을 순차 적층시킨 후, 배선 홈(109) 외측의 적층막(110) 및 구리막(111)을 CMP로 제거한다. 이로써 도 2의 (f)에 나타내는 바와 같이, 비어홀(108)에 비어플러그(112)가 형성됨과 동시에 배선 홈(109)에 상층금속배선(113)이 형성된다. 여기서 제 2 질소 함유 절연막(107) 및 제 2 질소 비함유 절연막(106)에 대해서는 최종적으로 반드시 잔존시킬 필요는 없으므로, 전술한 전면 에치백 또는 CMP로 이들을 완전히 또는 부분적으로 제거해도 된다.
이상 설명한 바와 같이, 제 1 실시형태에 의하면 저유전율막(탄소 함유 실리콘산화막)(105)과, 그 아래쪽의 제 1 질소 함유 절연막(실리콘질화탄화막)(103) 사이에 제 1 질소 비함유 절연막(104)을 개재시키므로, 제 1 질소 함유 절연막(103)을 이용함에도 불구하고, 후술하는 3 가지 이유에 의해 레지스트 피독을 억제할 수 있다.
(1) 제 1 질소 함유 절연막(103)과 저유전율막(105)이 직접 접촉하는 일이 없으므로, 저유전율막(105) 중으로 질소가 도입되는 것을 억제할 수 있다. 이로써 배선 홈(109)을 형성하기 위한 리소그래피 공정에서 비어홀(108)을 경유하여 아민 등이 레지스트 중으로 확산되는 것, 즉 레지스트 피독을 방지할 수 있다.
(2) 제 1 질소 비함유 절연막(104)으로서, 예를 들어 TEOS를 이용한 플라즈 마CVD법으로 실리콘산화막을 형성하므로, 이 실리콘산화막의 밀도(약 2.3g/㎤)는 저유전율막(105) 즉 탄소 함유 실리콘산화막의 밀도보다 높아진다. 이로써 이 실리콘산화막으로 이루어지는 제 1 질소 비함유 절연막(104)이 질소에 대한 방지층으로서 기능하므로, 저유전율막(105) 중으로 질소가 도입되는 것을 보다 확실하게 억제할 수 있다.
(3) 제 1 질소 비함유 절연막(104)을, 플라즈마CVD법을 이용해 퇴적시키기 때문에, 그 아래쪽의 제 1 질소 함유 절연막(103) 즉 실리콘질화탄화막의 막질을 안정화시킬 수 있으므로, 제 1 질소 함유 절연막(103) 중에 함유된 질소가 유리되기 어려워진다. 구체적으로는, 실리콘질화탄화막이 산소를 함유한 플라즈마에 노출되므로, 실리콘질화탄화막의 표면부가 산화되어 그 막 밀도가 높아지고, 그 결과 이 표면부가 실리콘질화탄화막 중 질소의 확산방지 기능을 한다. 따라서 저유전율막(105) 중으로 질소가 도입되는 것을 더욱 확실하게 억제할 수 있다.
제 1 실시형태에서는 이상 서술한 효과에 의해, 레지스트 피독을 억제하면서 저유전율막(105) 아래쪽에, 막질이 양호한 제 1 질소 함유 절연막(103)(예를 들어 실리콘질화탄화막)을 형성할 수 있다. 따라서 리크전류의 증대 또는 막질의 경시변화를 방지할 수 있다. 또 제 1 질소 함유 절연막(103)이 될 실리콘질화탄화막은 산소를 함유하지 않으므로, 하층금속배선(102)을 구성하는 구리막(102b) 상에 제 1 질소 함유 절연막(103)을 퇴적시킬 경우에 구리막(102b)이 산화되는 일은 없다.
또한 제 1 실시형태에 의하면, 저유전율막(탄소 함유 실리콘산화막)(105)과, 그 위쪽의 제 2 질소 함유 절연막(질화실리콘산화막)(107) 사이에 제 2 질소 비함 유 절연막(106)을 개재하므로, 제 2 질소 함유 절연막(107)을 이용함에도 불구하고, 후술하는 3 가지 이유에 의해 레지스트 피독을 억제할 수 있다.
(1) 제 2 질소 함유 절연막(107)과 저유전율막(105)이 직접 접촉하는 일이 없으므로, 저유전율막(105) 중으로 질소가 도입되는 것을 억제할 수 있다. 이로써 배선 홈(109)을 형성하기 위한 리소그래피 공정에서 비어홀(108)을 경유하여 아민 등이 레지스트 중으로 확산되는 것, 즉 레지스트 피독을 방지할 수 있다.
(2) 제 2 질소 비함유 절연막(106)으로서, 예를 들어 TEOS를 이용한 플라즈마CVD법으로 실리콘산화막을 형성하므로, 이 실리콘산화막의 밀도(약 2.3g/㎤)는 저유전율막(105) 즉 탄소 함유 실리콘산화막의 밀도보다 높아진다. 이로써 이 실리콘산화막으로 이루어지는 제 2 질소 비함유 절연막(106)이 질소에 대한 방지층으로서 기능하므로, 저유전율막(105) 중으로 질소가 도입되는 것을 보다 확실하게 억제할 수 있다.
(3) 저유전율막(105) 상에 제 2 질소 비함유 절연막(106)을 개재하고 제 2 질소 함유 절연막(107)을 형성하므로, 저유전율막(105) 형성 후에 질소를 포함하는 분위기(플라즈마 등)에 저유전율막(105)이 직접 노출되는 일이 없다. 이로써 저유전율막(105) 중으로 질소가 도입되는 것을 보다 확실하게 억제할 수 있다.
제 1 실시형태에서는 이상 서술한 효과에 의해, 레지스트 피독을 억제하면서 저유전율막(105) 위쪽에, 막질이 양호한 제 2 질소 함유 절연막(107)(예를 들어 실리콘질화탄화막)을 형성할 수 있다. 따라서 리크전류의 증대 또는 막질의 경시변화를 방지할 수 있다. 또 제 2 질소 함유 절연막(107)으로서, 반사방지 효과를 갖는 질화실리콘산화막을 이용하므로, 비어홀(108) 및 배선 홈(109)을 형성하기 위한 리소그래피 공정 시, 예를 들어 유기재료로 이루어지는 반사방지막을 별도로 형성할 필요가 없어 공정 수를 삭감할 수 있다. 이 때 레지스트에 대한 제 2 질소 함유 절연막(107)의 선택비 확보도 용이해지므로, 제 2 질소 함유 절연막(107)의 에칭이 용이해진다. 또 전술한 바와 같이, 배선 홈(109) 형성 시에 반사방지막을 도포할 필요가 없으므로, 더미플러그(114) 상면을, 형성하고자 하는 배선 홈(109) 저면과 동등한 높이로 설정해둘 수 있다. 이로써 배선 홈(109)을 형성하기 위한 에칭을 실시했을 때, 배선 홈(109) 저면의 비어홀(108) 근방에 울타리 형상의 잔존이 발생하는 사태를 방지할 수 있다.
또 제 1 실시형태에 의하면, 배선 홈(109) 형성이 종료될 때까지, 비어홀(108) 아래쪽에, 바꾸어 말하면, 하층금속배선(102) 위쪽에 제 1 질소 함유 절연막(103)을 잔존시켜둔다. 이로써 에칭이나 에싱에 의한 하층금속배선(102)의 손상(예를 들어 하층금속배선(102) 표면의 산화)을 저감할 수 있다.
또한 제 1 실시형태에 의하면, 배선 홈(109)을 형성하기 위한 포토리소그래피를 실행하기 전에, 비어홀(108)에 더미플러그(114)를 형성한다. 이로써 더미플러그(114)에 의해, 저유전율막(105)과 제 1 및 제 2 질소 비함유 절연막(104 및 106)의 계면부를 포함하는 비어홀(108) 벽면을 피복할 수 있다. 즉 이 계면부나 비어홀(108) 벽면의 손상층이 더미플러그(114)로 피복되므로, 이 계면부 또는 이 손상층으로부터 비어홀(108) 내로의 질소 확산을 억제할 수 있으므로, 레지스트 피독을 보다 확실하게 방지할 수 있다. 또 비어홀(108)에 더미플러그(114)를 형성해둠으로 써, 도포될 레지스트 표면을 평탄화할 수 있으므로, 포토리소그래피로 얻어지는 패턴의 정밀도를 향상시킬 수 있다.
여기서 제 1 실시형태에 있어서, 제 2 질소 함유 절연막(107)으로서 반사방지 효과를 갖는 질화실리콘산화막을 이용하지만, 이 대신 질소를 함유하는(정확하게는 막 중에 함유되는 질소가 1×1019atoms/㎤ 이상인) 다른 종류의 절연막을 이용해도 된다. 예를 들어 제 2 질소 함유 절연막(107)으로 실리콘질화막을 이용할 경우, 비어홀(108) 또는 배선 홈(109)을 형성하기 위한 에칭공정에서 제 2 질소 함유 절연막(107)을 하드마스크로 이용할 수 있다. 이는 저유전율막(105)으로서 다공질막이나 탄소 함유농도가 더 높은 막 등(즉 유전율이 더욱 낮은 절연막)을 이용할 경우에 효과적이다. 또 제 2 질소 함유 절연막(107)으로 실리콘질화탄화막(SiCN막)을 이용해도 된다.
또한 제 1 실시형태에 있어서, 제 1 질소 함유 절연막(103)으로서 실리콘질화탄화막을 이용하지만, 이 대신 질소를 함유하는 다른 종류의 절연막, 예를 들어 실리콘질화막(SiN막)을 이용해도 된다.
또 제 1 실시형태에 있어서, 제 1 질소 비함유 절연막(104) 또는 제 2 질소 비함유 절연막(106)으로서 실리콘산화막을 이용하지만, 이 대신 질소를 함유하지 않는(정확하게는 막 중에 함유되는 질소가 1×1019atoms/㎤ 미만인) 다른 종류의 절연막, 예를 들어 산소 첨가 실리콘탄화막(SiCO막) 또는 실리콘탄화막(SiC막)을 이용해도 된다.
또한 제 1 실시형태에 있어서, 저유전율막(105)이 될 탄소 함유 실리콘산화막으로서, 예를 들어 SiOC막을 이용할 수 있다.
또 제 1 실시형태에 있어서, 저유전율막(105)(그 하면)과 제 1 질소 비함유 절연막(104)(그 상면)이 직접 접해 있지만, 저유전율막(105)과 제 1 질소 비함유 절연막(104) 사이에 추가로 다른 질소 비함유 절연막을 형성해도 된다. 마찬가지로 저유전율막(105)(그 상면)과 제 2 질소 비함유 절연막(106)(그 하면)이 직접 접해 있지만, 저유전율막(105)과 제 2 질소 비함유 절연막(106) 사이에 추가로 다른 질소 비함유 절연막을 형성해도 된다.
또한 제 1 실시형태에 있어서, 비어플러그(112)로 접속되는 하층금속배선(102) 및 상층금속배선(113)으로 구성되는 배선구조의 형성을 대상으로 하지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어 콘택트플러그로 접속되는 트랜지스터(그 확산층) 및 커패시터(그 하부전극)로 구성되는 메모리셀 구조의 형성을 대상으로 해도 됨은 물론이다.
-비교예-
이하 제 1 실시형태에 대한 비교예로서, 저유전율막과 질소 함유 절연막이 직접 접한 배선간 절연막 구조를 갖는 전자디바이스 및 그 제조방법에 대해 설명한다(히가시 가즈유키(東 和幸) 외, Proceedings of the 2002 International Interconnect Technology Conference, p15-17 참조).
도 3은 비교예에 관한 전자디바이스의 배선구조를 나타내는 단면도이다.
도 3에 나타내는 바와 같이, 실리콘기판(도시 생략) 상에 형성된 제 1 절연 막(21) 중에, 질화탄탈/탄탈 적층막(22a) 및 구리막(22b)으로 구성되는 하층금속배선(22)이 형성된다. 하층금속배선(22) 상 및 제 1 절연막(21) 상에는, 실리콘질화탄화막으로 이루어지는 제 2 절연막(질소 함유 절연막)(23)이 형성된다. 제 2 절연막(23) 상에는 탄소 함유 실리콘산화막으로 이루어지는 제 3 절연막(저유전율막)(24)이 형성된다. 제 3 절연막(24) 상에는, 실리콘산화막으로 이루어지는 제 4 절연막(25)이 형성된다. 제 4 절연막(25)은, 질소 오염이 없는 플라즈마를 이용하여 형성된다. 제 2 절연막(23) 및 제 3 절연막(24)(적어도 하부)에는, 하층금속배선(22)에 달하는 비어홀(26)이 형성된다. 제 3 절연막(24)(상부) 및 제 4 절연막(25)에는, 비어홀(26)과 접속하는 배선 홈(27)이 형성된다. 비어홀(26) 및 배선 홈(27)에는, 질화탄탈/탄탈 적층막(28) 및 구리막(29)이 순차 형성되며, 이로써 비어플러그(30) 및 상층금속배선(31)이 형성된다. 비어플러그(30)는 하층금속배선(22)과 상층금속배선(31)을 접속한다.
도 4의 (a)∼(f)는, 비교예에 관한 전자디바이스의 제조방법, 즉 도 3에 나타내는 전자디바이스를 제조하기 위한 방법의 각 공정을 나타내는 단면도이다.
우선 도 4의 (a)에 나타내는 바와 같이, 실리콘기판(도시 생략) 상에 제 1 절연막(21)을 형성한 후, 제 1 절연막(21)에 질화탄탈/탄탈 적층막(22a) 및 구리막(22b)으로 구성되는 하층금속배선(22)을 매입한다.
다음으로 도 4의 (b)에 나타내는 바와 같이, 제 1 절연막(21) 상 및 하층금속배선(22) 상에, 실리콘질화탄화막으로 이루어지는 제 2 절연막(23)을 퇴적시킨 후, 제 2 절연막(23)에 플라즈마 처리를 실시하여 제 2 절연막(23)의 막질을 안정 화시킨다. 이어서 제 2 절연막(23) 상에 탄소 함유 실리콘산화막으로 이루어지는 제 3 절연막(24)을 퇴적시킨다. 그 후 제 3 절연막(24) 상에, 실리콘산화막으로 이루어지는 제 4 절연막(25)을 플라즈마CVD법으로 퇴적시킨 후, 제 4 절연막(25) 상에 유기반사방지막(32)을 형성한다. 여기서 제 4 절연막(25)은, 바탕이 될 제 3 절연막(24)에 대해 질소 오염이 없는 전처리를 실시한 후 질소 오염이 없는 플라즈마를 이용해 형성된다.
다음에 유기반사방지막(32) 상에 포토레지스트를 도포하고, 이 도포된 포토레지스트에 포토리소그래피를 실시함으로써, 홀 패턴을 갖는 레지스트막(도시 생략)을 형성한다. 그 후 이 레지스트막을 마스크로, 유기반사방지막(32), 제 4 절연막(25) 및 제 3 절연막(24)에 순차 드라이에칭을 실시한 후, 에싱으로 포토레지스트 및 유기반사방지막(32)을 제거한다. 이로써 도 4의 (c)에 나타내는 바와 같이 비어홀(26)이 형성된다.
다음으로 도 4의 (d)에 나타내는 바와 같이, 비어홀(26)이 완전히 매입되도록 제 4 절연막(25) 상에 하층 레지스트막(33)을 퇴적시킨 후, 하층 레지스트막(33) 상에 SOG(Spin on Glass)막(34)을 형성한다. 그 후, SOG막(34) 상에 포토레지스트를 도포하고, 이 도포된 포토레지스트에 포토리소그래피를 실시함으로써, 원하는 홈 패턴을 갖는 상층 레지스트막(35), 구체적으로는 배선 홈(27)(도 4의 (e) 참조)과 대응하는 개구부(35a)를 갖는 상층 레지스트막(35)을 형성한다.
다음, 홈 패턴을 갖는 상층 레지스트막(35)을 마스크로, SOG막(34)에 드라이에칭을 실시한다. 이어서 패터닝된(홈 패턴을 갖는) SOG막(34)을 마스크로, 하층 레지스트막(33), 제 4 절연막(25) 및 제 3 절연막(24)(상부)에 순차 드라이에칭을 실시한다. 이로써 도 4의 (e)에 나타내는 바와 같이 비어홀(26)과 접속하는 배선 홈(27)이 형성된다. 단 전술한 드라이에칭 후, 상층 레지스트막(35), SOG막(34) 및 하층 레지스트막(33)을 제거하고 세정을 실시한다.
다음으로, 제 2 절연막(23)에서의 비어 홀(26) 아래쪽 부분을 전면 에치백으로 제거한다. 그 후 비어홀(26) 및 배선 홈(27)이 완전히 매입되도록 제 4 절연막(25) 상에, 질화탄탈/탄탈 적층막(28) 및 구리막(29)을 순차 퇴적시킨 후, 배선 홈(29) 외측의 적층막(28) 및 구리막(29)을 CMP로 제거한다. 이로써 도 4의 (f)에 나타내는 바와 같이 비어홀(26)에 비어플러그(30)가 형성됨과 동시에 배선 홈(27)에 상층금속배선(31)이 형성된다.
전술한 바와 같이 비교예에서는, 제 2 절연막(23) 즉 실리콘질화탄화막을 플라즈마 처리로 안정화시킴으로써, 레지스트 피독의 억제를 도모할 수 있다.
그러나 비교예에서는, 실리콘질화탄화막 중에 잔존하는 불안정한 질소 또는 플라즈마 처리의 불균일한 차이에 기인하여, 실리콘질화탄화막(제 2 절연막(23))으로부터, 이 막과 직접 접하는 제 3 절연막(저유전율막)(24) 중으로 질소가 확산된다. 때문에 배선 홈(27)을 형성하기 위한 리소그래피 공정에서 비어홀(26)을 경유하여 아민 등이 레지스트 중으로 확산되는, 즉 레지스트 피독을 충분히 방지할 수 없다.
또 비교예에서는 질소 오염이 없는 전처리를 실시한 후에 제 3 절연막(저유전율막)(24) 상에, 질소 오염이 없는 플라즈마를 이용하여 제 4 절연막(25) 즉 실 리콘산화막을 형성하고, 이로써 레지스트 피독의 억제를 도모한다. 그러나 실리콘산화막에는 반사방지 효과가 없기 때문에, 비어홀(26)을 형성하기 위한 패턴을 리소그래피로 형성할 때 유기반사방지막(32)을 형성할 필요가 있다. 하지만 유기반사방지막(32)의 도포막 두께가 큼으로써, 또 포토레지스트에 대해 유기반사방지막(32)의 선택비를 확보하기 어려운 점에서, 비어홀(26)을 형성하기 위한 에칭 실시가 어려워진다. 또 전술한 바와 같이, 배선 홈(27)을 형성하기 위한 패턴을 리소그래피로 형성할 때, 하층 레지스트막(33), SOG막(34) 및 상층 레지스트막(35)을 조합시켜 이용하므로, 배선 홈(27)을 형성하기 위한 에칭 실시가 어려워진다. 또한 이 경우, 리소그래피 공정에서 치수 차이나 맞춤 차이가 발생하면, SOG막(34)을 이용하기 때문에 패턴 재생을 실시하기가 어려워진다. 그 이유는, 레지스트막과 달리, 에싱 등으로 SOG막(34)을 용이하게 제거할 수 없기 때문이다. 그리고 하층 레지스트막(33), SOG막(34) 및 상층 레지스트막(35)의 조합 대신 유기반사방지막을 형성할 경우에는, 전술한 비어홀(26)을 형성하기 위한 에칭의 경우와 마찬가지 문제가 발생한다.
그런데, 유전율이 더욱 낮은(구체적으로는 비유전율(ε)이 2.8 미만의) 저유전율막을 이용할 경우, 이 저유전율막 상에 실리콘질화막 등의 질소 함유 절연막을 형성하고 이 질소 함유 절연막을 에칭 시의 하드마스크로 이용하는 공정은, 포토레지스트에 대한 저선택비를 실현할 수 있는 점 및 에싱 손상을 방지할 수 있는 점에서 효과적이다. 그러나 비교예에서는 질소를 함유하는 플라즈마를 이용하지 않고 실리콘산화막을 저유전율막 상에 형성하는 구조 및 공정 이외는 허용되지 않으므 로, 바꾸어 말하면 저유전율막 상에 질소 함유 절연막을 형성할 수 없으므로, 앞으로의 절연막 저유전율화를 고려할 경우에는 불리하다. 또 비교예에서는, 전술한 실리콘산화막의 비유전율이 4.2 정도로 높아, 배선간 용량이 증대해버린다는 문제가 있으므로, 장래 절연막에 요구되는 저유전율화의 관점에서도 불리하다.
이에 반해 제 1 실시형태에 의하면, 저유전율막(105)과 그 아래쪽의 제 1 질소 함유 절연막(103) 사이에 제 1 질소 비함유 절연막(104)을 개재시키고, 또 저유전율막(105)과 그 위쪽의 제 2 질소 함유 절연막(107) 사이에 제 2 질소 비함유 절연막(106)을 개재시키는 구조(도 1 참조)에 의해, 이상에 서술한 바와 같은 비교예의 문제점이 모두 해결된다는 현저한 효과를 얻을 수 있다.
(제 2 실시형태)
이하 본 발명의 제 2 실시형태에 관한 전자디바이스 및 그 제조방법에 대해 도면을 참조하면서 설명하기로 한다.
도 5는, 제 2 실시형태에 관한 전자디바이스의 배선구조를 나타내는 단면도이다.
도 5에 나타내는 바와 같이, 예를 들어 실리콘으로 이루어지는 기판(200) 상에 형성된 하층절연막(201) 중에, 예를 들어 질화탄탈/탄탈 적층막(202a) 및 구리막(202b)으로 구성되는 하층금속배선(202)이 형성된다. 하층금속배선(202) 상 및 하층절연막(201) 상에는, 예를 들어 실리콘질화탄화막으로 이루어지는 질소 함유 절연막(203)이 형성된다. 질소 함유 절연막(203) 상에는, 예를 들어 탄소 함유 실리콘산화막으로 이루어지는 저유전율막(204)이 형성된다. 저유전율막(204) 상에는, 막 밀도 1.3g/㎤ 이하의 저밀도절연막(저밀도 캡막)(205)이 형성된다. 질소 함유 절연막(203) 및 저유전율막(204)(하부)에는, 하층금속배선(202)에 달하는 비어홀(206)이 형성된다. 저유전율막(204)(상부), 저밀도 캡막(205)에는, 비어홀(206)과 접속하는 배선 홈(207)이 형성된다. 비어홀(206) 및 배선 홈(207)에는, 질화탄탈/탄탈 적층막(208) 및 구리막(209)이 순차 형성되며, 이로써 비어플러그(210) 및 상층금속배선(211)이 형성된다.
도 6의 (a)∼(f)는, 제 2 실시형태에 관한 전자디바이스의 제조방법, 즉 도 5에 나타내는 전자디바이스를 제조하기 위한 방법의 각 공정을 나타내는 단면도이다.
우선 도 6의 (a)에 나타내는 바와 같이, 예를 들어 실리콘으로 이루어지는 기판(200) 상에, 예를 들어 실리콘산화막으로 이루어지는 하층절연막(201)을 형성한 후, 하층절연막(201)에 예를 들어 질화탄탈/탄탈 적층막(202a) 및 구리막(202b)으로 구성되는 하층금속배선(202)을 매입한다.
다음으로 도 6의 (b)에 나타내는 바와 같이, 하층절연막(201) 상 및 하층금속배선(202) 상에, 예를 들어 실리콘질화탄화막 또는 실리콘질화막으로 이루어지는, 두께 50nm의 질소 함유 절연막(203)을 퇴적시킨다. 그 후 질소 함유 절연막(203) 상에, 예를 들어 탄소 함유 실리콘산화막으로 이루어지는, 두께 450nm의 저유전율막(204)을 퇴적시킨다. 이어서, 저유전율막(204) 상에, 막 밀도가 1.3g/㎤ 이하이며 두께 50nm의 저밀도 캡막(205)을 형성한다. 그 후 저밀도 캡막(205) 상에 예를 들어 유기재료를 도포하여 제 1 반사방지막(212)을 형성한다.
다음으로 제 1 반사방지막(212) 상에 포토레지스트를 도포하고, 이 도포된 포토레지스트에 포토리소그래피를 실시함으로써, 홀 패턴을 갖는 레지스트막(도시 생략)을 형성한다. 그 후 이 레지스트막을 마스크로 하여, 제 1 반사방지막(212), 저밀도 캡막(205) 및 저유전율막(204)에 순차 드라이에칭을 실시한 후, 에싱으로 포토레지스트 및 제 1 반사방지막(212)을 제거한다. 이로써 도 6의 (c)에 나타내는 바와 같이 비어홀(206)이 형성된다.
다음에, 도 6의 (d)에 나타내는 바와 같이, 비어홀(206)이 완전히 매입되도록 저밀도 캡막(205) 상에 예를 들어 유기재료를 도포하여 제 2 반사방지막(213)을 형성한다. 그 후 제 2 반사방지막(213) 상에 포토레지스트를 도포하고 이 도포된 포토레지스트에 포토리소그래피(노광 및 현상)를 실시함으로써, 원하는 홈 패턴을 갖는 레지스트막(214), 구체적으로는 배선 홈(207)(도 6의 (e) 참조)과 대응하는 개구부(214a)를 갖는 레지스트막(214)을 형성한다. 여기서 개구부(214a) 형성영역은 비어홀(206)이 형성된 영역을 포함한다.
다음, 홈 패턴을 갖는 레지스트막(214)을 마스크로, 제 2 반사방지막(213), 저밀도 캡막(205) 및 저유전율막(204)(상부)에 대해 순차 드라이에칭을 실시한다. 이로써 도 6의 (e)에 나타내는 바와 같이, 비어홀(206)과 접속되는 배선 홈(207)이 형성된다. 단, 전술한 드라이에칭 후, 잔존하는 제 2 반사방지막(213) 및 레지스트막(214)을 제거하고 세정을 실시한다.
다음으로, 실리콘질화탄화막으로 이루어지는 질소 함유 절연막(203)의 비어홀(206) 하측 부분을 전면 에치백으로 제거한다. 그 후 비어홀(206) 및 배선 홈 (207)이 완전히 매입되도록 저밀도 캡막(205) 상에, 질화탄탈/탄탈 적층막(208) 및 구리막(209)을 순차 퇴적시킨 후, 배선 홈(207) 외측의 적층막(208) 및 구리막(209)을 CMP로 제거한다. 이로써 도 6의 (f)에 나타내는 바와 같이, 비어홀(206)에 비어플러그(210)가 형성됨과 동시에 배선 홈(207)에 상층금속배선(211)이 형성된다. 여기서 저밀도 캡막(205)에 대해서는 최종적으로 반드시 잔존시킬 필요는 없으므로, 전술한 전면 에치백 또는 CMP로 이들을 완전히 또는 부분적으로 제거해도 된다.
이상 설명한 바와 같이, 제 2 실시형태에 의하면 저유전율막(탄소 함유 실리콘산화막)(204) 상에 저밀도 캡막(205)이 형성된다. 때문에, 저유전율막(204) 중으로 도입된 질소, 질소 함유 절연막(203) 중의 질소 또는 저밀도 캡막(205) 자신에 존재하는 질소가, 저밀도 캡막(205)을 통해 외부로 배출되기 쉬워진다. 이로써 저유전율막(204)에 형성된 비어홀(206) 내에 아민 등이 집중 확산돼오는 일이 없으므로, 배선 홈(207)을 형성하기 위한 리소그래피 공정에서 비어홀(206) 근방의 레지스트에서 단위체적당 아민 등의 양이 매우 적어지며, 그 결과 레지스트 피독을 방지할 수 있다.
제 2 실시형태에서는 이상 서술한 효과에 의해, 레지스트 피독을 억제하면서, 저유전율막(204) 아래쪽에 막질이 양호한 질소 함유 절연막(203)(예를 들어 실리콘질화탄화막)을 형성할 수 있다. 따라서 리크전류의 증대 또는 막질의 경시변화를 방지할 수 있다. 또 질소 함유 절연막(203)이 될 실리콘질화탄화막은 산소를 함유하지 않으므로, 하층금속배선(202)을 구성하는 구리막(202b) 상에 질소 함유 절 연막(203)을 퇴적시켰을 경우에 구리막(202b)이 산화되는 일은 없다.
또 제 2 실시형태에 의하면, 배선 홈(207) 형성이 종료될 때까지, 비어홀(206) 아래쪽에, 바꾸어 말하면 하층금속배선(202) 위쪽에 질소 함유 절연막(203)을 잔존시킨다. 때문에 에칭이나 에싱에 의한 하층금속배선(202)의 손상(예를 들어 하층금속배선(202) 표면의 산화)을 저감할 수 있다.
또한 제 2 실시형태에 의하면, 배선 홈(207)을 형성하기 위한 포토리소그래피를 실시하기 전에, 비어홀(206)에 제 2 반사방지막(213)을 매입한다. 이로써 제 2 반사방지막(213)에 의해, 비어홀(206) 벽면을 피복할 수 있다. 즉 비어홀(206) 벽면의 손상층이 제 2 반사방지막(213)으로 피복되기 때문에, 이 손상층으로부터 비어홀(206) 내로의 질소 확산을 억제할 수 있으므로, 레지스트 피독을 보다 확실하게 방지할 수 있다.
여기서 제 2 실시형태에 있어서, 저밀도 캡막(205)으로서 사용할 수 있는 절연막의 종류는, 막 밀도가 1.3g/㎤ 이하라면 특별히 한정되지 않는다. 단 저밀도 캡막(205)으로서, 밀도만이 아닌 유전율도 낮은 막, 예를 들어 다공질막 등을 이용할 경우, 배선간 용량을 저감할 수 있다. 구체적으로는, HSQ(hydrogen silsesquioxane)막, 또는 DowCorning사제의 XLK막(밀도: 약 0.9g/㎤) 등의 다공질막을 이용해도 된다. 또 저밀도 캡막(205)이 질소를 함유할 경우, 저밀도 캡막(205)의 막질이 양호해지므로, 리크전류의 증대 또는 막질의 경시변화를 방지할 수 있다. 한편, 저밀도 캡막(205)은 탄소를 함유하지 않는 것이 바람직하다. 그 이유는 SiOC막 등의 탄소 함유막에 대해 에싱 처리를 실시할 경우, 이 막으로부터 탄소 가 탈리되어 리크전류가 흐르기 쉬워지기 때문이다. 또한 저밀도 캡막(205)의 밀도는, 이 막의 안정성을 고려하면 0.4g/㎤ 이상인 것이 바람직하다.
또 제 2 실시형태에 있어서, 저밀도 캡막(205)으로서 도포막, 예를 들어 전술한 HSQ막 등의 다공질막을 이용할 경우, 저밀도 캡막(205)의 형성 후 저밀도 캡막(205)에 대해, 예를 들어 300∼400℃ 정도의 열처리를 실시하거나 또는 EB(electron beam)경화 혹은 DUV(원자외선)경화를 실시하는 것이 바람직하다. 이와 같이 하면 저밀도 캡막(205)의 막질을 안정화시킬 수 있음과 동시에, 질소 함유 절연막(203) 중의 질소, 저유전율막(204) 중의 질소 또는 저밀도 캡막(205) 중의 질소를 저밀도 캡막(205)을 통해 외부로 더 많이 배출할 수 있다. 그리고 저밀도 캡막(205)에 대해, EB나 DUV 처리 대신, 저밀도 캡막(205)의 막질을 안정화시킬 수 있는, DUV 이외의 다른 광 또는 다른 에너지파를 조사해도 된다.
또한 제 2 실시형태에 있어서, 저유전율막(204)으로는 예를 들어 SiOC막 등의 탄소 함유 실리콘산화막, Silk막, 또는 MSQ(methyl silsesquioxane)막 등의 다공질막을 이용할 수 있다.
또 제 2 실시형태에 있어서, 비어플러그(210)에 의해 접속되는 하층금속배선(202) 및 상층금속배선(211)으로 이루어지는 배선구조의 형성을 대상으로 하지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어 콘택트플러그로 접속되는 트랜지스터(그 확산층) 및 커패시터(그 하부전극)로 구성되는 메모리셀 구조의 형성을 대상으로 해도 좋음은 물론이다.
본 발명은, 전자디바이스 및 그 제조방법에 관한 것이며, 예를 들어 다층배선구조의 형성에 적용할 경우에, 리소그래피 공정에서의 레지스트 피독의 발생을 방지할 수 있다는 현저한 효과를 얻을 수 있다.
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- 홀을 갖는 저유전율막과,상기 저유전율막의 위쪽에 형성된 상부 질소 비함유 절연막과,상기 상부 질소 비함유 절연막의 위쪽에 형성된 상부 질소 함유 절연막을 구비하며,상기 상부 질소 함유 절연막의 두께는 30㎚ 이상 100㎚ 이하인 것을 특징으로 하는 전자디바이스.
- 제 44 항에 있어서,상기 상부 질소 함유 절연막은 반사방지막이며,상기 상부 질소 함유 절연막, 상기 상부 질소 비함유 절연막, 및 상기 저유전율막 중 적어도 상부에 상기 홀과 접속하는 오목부가 형성되어 있는 것을 특징으로 하는 전자디바이스.
- 제 44 항에 있어서,상기 상부 질소 비함유 절연막의 막 밀도는 상기 저유전율막의 막 밀도보다 높은 것을 특징으로 하는 전자디바이스.
- 제 44 항에 있어서,상기 저유전율막은 탄소 함유 실리콘산화막 또는 다공질막인 것을 특징으로 하는 전자디바이스.
- 제 47 항에 있어서,상기 탄소 함유 실리콘산화막은 SiOC막인 것을 특징으로 하는 전자디바이스.
- 제 44 항에 있어서,상기 저유전율막의 아래쪽에 형성된 하부 질소 비함유 절연막과,상기 하부 질소 비함유 절연막의 아래쪽에 형성된 하부 질소 함유 절연막을 더 구비하는 것을 특징으로 하는 전자디바이스.
- 제 49 항에 있어서,상기 홀은 상기 하부 질소 비함유 절연막 및 상기 하부 질소 함유 절연막의 각각을 관통하고 있고,상기 홀의 아래쪽에서 상기 홀과 접속하는 하층배선을 더 구비하며,상기 홀의 접속영역을 제외한 상기 하층배선의 상면은 상기 하부 질소 함유 절연막에 의해 피복되어 있는 것을 특징으로 하는 전자디바이스.
- 제 49 항에 있어서,상기 하부 질소 비함유 절연막의 막 밀도는 상기 저유전율막의 막 밀도보다 높은 것을 특징으로 하는 전자디바이스.
- 제 44 항에 있어서,상기 상부 질소 함유 절연막 중에 함유되는 질소는 1×1019atoms/㎤ 이상인 것을 특징으로 하는 전자디바이스.
- 제 44 항에 있어서,상기 상부 질소 비함유 절연막 중에 함유되는 질소는 1×1019atoms/㎤ 미만인 것을 특징으로 하는 전자디바이스.
- 홀을 갖는 저유전율막과,상기 저유전율막의 위쪽에 형성되며 막 밀도 1.3g/㎤ 이하의 저밀도 절연막을 구비하는 것을 특징으로 하는 전자디바이스.
- 제 54 항에 있어서,상기 저밀도 절연막은 질소를 함유하는 것을 특징으로 하는 전자디바이스.
- 제 54 항에 있어서,상기 저유전율막의 아래쪽에 형성된 질소 함유 절연막을 더 구비하는 것을 특징으로 하는 전자디바이스.
- 제 54 항에 있어서,상기 저유전율막은 탄소 함유 실리콘산화막 또는 다공질막인 것을 특징으로 하는 전자디바이스.
- 제 54 항에 있어서,상기 탄소 함유 실리콘산화막은 SiOC막인 것을 특징으로 하는 전자디바이스.
- 저유전율막의 위쪽에 상부 질소 비함유 절연막을 형성하는 공정과,상기 상부 질소 비함유 절연막 상에 두께 30㎚ 이상 100㎚ 이하의 상부 질소 함유 절연막을 형성하는 공정과,상기 저유전율막에 홀을 형성하는 공정과,상기 상부 질소 함유 절연막의 위쪽에 레지스트를 도포하여, 상기 홀이 형성된 영역이 개구한 레지스트 패턴을 형성하는 공정과,상기 레지스트 패턴을 마스크로 하여 상기 저유전율막에 상기 홀과 접속하는 오목부를 형성하는 공정을 구비하는 것을 특징으로 하는 전자디바이스 제조방법.
- 제 59 항에 있어서,상기 상부 질소 비함유 절연막은, 상기 저유전율막에 비해 막 밀도가 낮게형성되어 있는 것을 특징으로 하는 전자디바이스 제조방법.
- 제 59 항에 있어서,상기 상부 질소 비함유 절연막은 CVD법에 의해 퇴적되는 것을 특징으로 하는 전자디바이스 제조방법.
- 제 59 항에 있어서,상기 홀을 형성하는 공정과 상기 레지스트 패턴을 형성하는 공정 사이에, 상기 홀 내에 더미 플러그를 형성하는 공정을 더 구비하는 것을 특징으로 하는 전자디바이스 제조방법.
- 제 59 항에 있어서,상기 저유전율막은 탄소 함유 실리콘산화막 또는 다공질막인 것을 특징으로 하는 전자디바이스 제조방법.
- 제 61 항에 있어서,상기 탄소 함유 실리콘산화막은 SiOC막인 것을 특징으로 하는 전자디바이스 제조방법.
- 제 59 항에 있어서,상기 상부 질소 함유 절연막 중에 함유되는 질소가 1×1019atoms/㎤ 이상인 것을 특징으로 하는 전자디바이스 제조방법.
- 제 59 항에 있어서,상기 상부 질소 비함유 절연막 중에 함유되는 질소는 1×1019atoms/㎤ 미만인 것을 특징으로 하는 전자디바이스 제조방법.
- 하부 질소 함유 절연막 상에 하부 질소 비함유 절연막을 형성하는 공정과,상기 하부 질소 비함유 절연막 상에 저유전율막을 형성하는 공정과,상기 저유전율막 상에 상부 질소 비함유 절연막을 형성하는 공정과,상기 상부 질소 비함유 절연막 상에 두께 30㎚ 이상 100㎚ 이하의 상부 질소 함유 절연막을 형성하는 공정과,상기 저유전율막에 홀을 형성하는 공정과,상기 상부 질소 함유 절연막 상에 레지스트를 도포하여, 상기 홀이 형성된 영역이 개구한 레지스트 패턴을 형성하는 공정과,상기 레지스트 패턴을 마스크로 하여 상기 저유전율막에 상기 홀과 접속하는 오목부를 형성하는 공정을 구비하는 것을 특징으로 하는 전자디바이스 제조방법.
- 제 67 항에 있어서,상기 하부 질소 함유 절연막은 하층 배선을 피복하도록 형성되어 있는 것을 특징으로 하는 전자디바이스 제조방법.
- 제 67 항에 있어서,상기 하부 질소 비함유 절연막 및 상기 상부 질소 비함유 절연막의 각각은 상기 저유전율막에 비해 막 밀도가 낮게 형성되어 있는 것을 특징으로 하는 전자디바이스 제조방법.
- 제 67 항에 있어서,상기 저유전율막은 탄소 함유 실리콘산화막 또는 다공질막인 것을 특징으로 하는 전자디바이스 제조방법.
- 제 70 항에 있어서,상기 탄소 함유 실리콘산화막은 SiOC막인 것을 특징으로 하는 전자디바이스 제조방법.
- 제 67 항에 있어서,상기 홀을 형성하는 공정은, 상기 상부 질소 함유 절연막, 상기 상부 질소 비함유 절연막, 상기 저유전율막 및 상기 하부 질소 비함유 절연막에 상기 홀을 형성하는 공정을 포함하며,상기 오목부를 형성하는 공정보다 후에, 상기 홀의 아래쪽의 상기 하부 질소 함유 절연막을 제거하는 공정을 구비하는 것을 특징으로 하는 전자디바이스 제조방법.
- 제 67 항에 있어서,상기 하부 질소 비함유 절연막 및 상기 상부 질소 비함유 절연막의 각각은 CVD법에 의해 퇴적되는 것을 특징으로 하는 전자디바이스 제조방법.
- 제 67 항에 있어서,상기 홀을 형성하는 공정과 상기 레지스트 패턴을 형성하는 공정 사이에, 상기 홀 내에 더미 플러그를 형성하는 공정을 추가로 구비하는 것을 특징으로 하는 전자디바이스 제조방법.
- 저유전율막 상에, 막 밀도 1.3g/㎤ 이하의 저밀도 절연막을 형성하는 공정과,상기 저유전율막에 홀을 형성하는 공정과,상기 저유전율막의 위쪽에 레지스트를 도포하여, 상기 홀이 형성된 영역이 개구한 레지스트 패턴을 형성하는 공정과,상기 레지스트 패턴을 마스크로 하여 상기 저유전율막에 상기 홀과 접속하는 오목부를 형성하는 공정을 구비하는 것을 특징으로 하는 전자디바이스 제조방법.
- 제 75 항에 있어서,상기 저밀도 절연막을 형성하는 공정보다 후에, 상기 저밀도 절연막에 대해 열처리를 실시하거나 또는 에너지파를 조사하는 공정을 구비하는 것을 특징으로 하는 전자디바이스 제조방법.
- 제 76 항에 있어서,상기 에너지파는 전자빔 또는 자외선인 것을 특징으로 하는 전자디바이스 제조방법.
- 제 75 항에 있어서,상기 저유전율막은 탄소 함유 실리콘산화막 또는 다공질막인 것을 특징으로 하는 전자디바이스 제조방법.
- 제 78 항에 있어서,상기 탄소 함유 실리콘산화막은 SiOC막인 것을 특징으로 하는 전자디바이스 제조방법.
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