TWI316731B - Method for fabricating semiconductor device and semiconductor device - Google Patents

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1316731 九、發明說明： 【發明所屬之技術領域】 本發明一般係關於半導體裝置技術，更明確地說，係關 於一種具有一線間絕緣結構的半導體積體電路裝置，該線 間絕緣結構係在多層佈線引線形成期間藉由鑲嵌程序所形 成的。本發明還關於一種製造該半導體裝置的方法。 【先前技術】 先前技術近年來，大型積體（large-scale integrated; LSI) 半導體電路晶片中對高整合性與高效能的要求促成開發新 的為製造技術。明確地說’為進一步增強LSI晶片的效能， 必須以低阻值的金屬材料（如銅或銅合金（下文中統稱為 "Cu”））來取代電互連引線的傳統導電材料（也就是，鋁 (A1))。對Cu來說，利用目前普遍用來形成Ai合金晶片上佈 線的乾式餘刻技術要進行微圖案處理相當困難。一種解決 此難題的方式係運用所謂的鑲嵌程序，該項程序包含下面 步驟：於一絕緣或介電膜之上沉積一 CU膜，其中界定著複 數溝槽，然後利用化學機械研磨（chemical-mechanical polish ; CMP)技術移除被埋植在該等溝槽之甲以外的Cu膜 選定部份’從而形成一埋植互連佈線圖案。形成該Cu膜通 常包含藉由濺鍵技術形成一薄晶種層，然後於其上失家電 解電錄以提供一厚度約數百奈米（nanometer ; nm)的堆疊 膜。於形成一多層Cu佈線圖案的情況中，可運用所謂的雙 鑲嵌程序《此程序包含：於一下層佈線層之上沉積一介電 膜；於其中界定複數個穿透孔（稱為通道孔）以及用於上層佈 109040.doc 1316731 線引線的溝渠狀佈線溝槽；形成一層(：11佈線材料，用以同 時填充該等通道孔與該等溝渠；以及實施平坦化處理，用 以移除該Cu層的非必要表面部份，從而形成—埋植或"内嵌 (inlayed)"的互連佈線。 近年來貝i考慮使用低介電常數k的絕緣材料作為層間介 電（interlayer dielectric ; ILD)膜。更明確地說，其目的係要 利用一"低k"膜來降低相鄰佈線之間的寄生電容，其中其相 對介電常數k大小約為3.5或更低，小於二氧化矽（Si〇2)的相 對介電常數（4斗其中—種已經在使賴低球料絲石夕酸 鹽玻璃（fluorosilicaie giass ; FSG);不過，從膜品質穩定性 的觀點來看，要降低此材料的介電常數有其限制。相對介 電希數k的可降低程度僅維持在本技術的約4.2至處。雖 然亦同時在開發相對介電常數k在2.5或更低的低k膜材 料，不過，大部份都係多孔材料，其中含有氣泡狀的孔或 空洞。該些多孔低k(p-低k)膜係由塗布程序或化學汽相沉積 (chemical Vapor deposition ; CVD)程序製造而成；不過所 生成的P-低k膜的密度會低於熱氧化的石夕膜。此外，該些材 料的相對介電常數k為2.0或更低，基於可蝕刻性與機械強 度等特性的考量’其可應用性比較低。 因此，為進一步降低ILD膜的介電常數，使其低於上述卜 低k膜的介電常數，有人嘗試開發一種為線間部份進行空化 (cavitating)的技術，也就是，在相鄰的晶片上佈線之間形 成腔。在半導體裝置技術中，此等腔稱為”空氣間隙，，。其 中一種示範方法揭示在已公開但尚未審查的曰本專利申請 109040.doc 1316731 案第9-237831號（^>-八-9_23783 1)。此案中所揭示的方法包 含下面步驟：形成一碳（C)層；於其中界定複數佈線溝槽； 沉積Cu以便填充該些佈線溝槽；形成一氧化矽膜，以，，披覆 (cap)"生成結構的整個頂表面；形成一底層佈線的圖案；以 及對該C層施加灰化處理（ashing)用於空化。在形成該等腔 之後，便形成一多層佈線結構。 其匕空氣間隙成形技術包含在一介電膜中遠離通道插塞 (via plug)的選定部份處界定空氣間隙的方法（舉例來說，參 •見JP-A-2004-153280);以及在單一佈線層中位於其介電膜 區域的部份中形成空氣間隙的方法，俾使該些空氣間隙會 被一氮化矽膜包圍（舉例來說，參見jp_a_2〇〇3_6〇〇32)。 不幸的係，該等先前已知的程序均會遭遇到下面的問 題。如先前技術在該等底層佈線間形成該等空氣間隙後形 成一多層佈線結構的情況中，當形成於一位於該等底層佈 線上方的介電膜中界定和其相應的通道孔時，該等通道孔 •的位置可能會偏離它們對應的底層佈線，導致彼此之間出 現對準偏差。一旦發生此對準偏差，該等通道孔便會刺穿 且穿破一 ILD膜，從而造成朝佈線間下方的空氣間隙貫穿的 不樂見現象。此"通道孔刺穿"問題會導致產生異常的圖案 形狀，進而無法形成任何預期的佈線：當然便無法達到降 低寄生電容的目的。換言之，利用上述技術用於在形成底 層佈線間的空氣間隙之後形成一多層佈線結構，便難以容 忍與底層佈線所發生的任何對準偏差，此會破壞空氣間隙 、’、σ構的有效利用性。尤其是，於該等底層佈線上方的介電 109040.doc 1316731 膜中以非常高的精確性來界定通道孔與溝渠的情況中，此 問題會變得越加嚴重’因為於僅形成該等通道孔的情況 中，必要的蝕刻深度會變大。 即使僅以單佈線層為探討對象，該項用以在一佈線層中 •的介電膜區域的複數部份處形成被氮化矽膜包圍的空氣間 . 隙的技術同樣會面臨充份降低寄生電容的難題。其中一項 理由係，欲形成該等空氣間隙的區域僅為該佈線層的介電 膜區域中的一部份。另一項理由係，所形成的空氣間隙會 被氮化矽膜包圍，其介電常數非常高。 【發明内容】 根據本發明其中一項觀點，一種用於製造半導體裝置的 方法包括： 於一基板上形成一第一薄膜； 於該第一薄膜中界定一第一開口； 於該第一開口中沉積一導電材料； 丨於該第一薄膜上形成一由多孔材料製成的第二薄膜，而 該第—開口中則沉積著該導電材料； 於該第二薄膜中界定一延伸貫穿的第二開口； 於該第二開口中沉積—導電材料；以及 於該第一開口中〉儿積該導電材料之後，便經由該第二薄 膜中的空洞移除該第一薄膜。 根據本發明另一項觀點’一種用於製造半導體裝置的方 法包括： 於-基板上形成一第一佈線層，其中有複數條電佈線埋 109040.doc 1316731 植在一犧牲膜之中； 於該第一佈線層之上形成一第二佈線層’其具有複數通 道插塞用於連接至該等佈線；以及 於形成該第二佈線層之後移除該第一佈線層中相鄰佈線 . 之間的該犧牲膜，以便形成一腔。 . 根據本發明進一步觀點，一種半導體裝置包括： 複數條佈線’其在該等佈線的相鄰佈線間界定一腔；以及 一強化膜’其係設置在每條該佈線的側壁上且有一凸緣 1 凸向至少一部份處的該腔。 【實施方式】 現在將說明含有本發明具體實施例原理的半導體裝置 (其有效地運用”空氣間隙"結構並且不會有先前技術所面臨 的問題）及其製造方法。 具體實施例1 於一下階電互連佈線層中具有空氣間隙以降低寄生電容 > 的雙鑲嵌結構的情況中，用來降低上層之寄生電容的其中 種合且方式係於該等底層佈線之上形成一由低介電常數 k之選定材料製成的電絕緣或介電膜’然後於此"低k"膜之 中界定通道孔。不幸的係，此方式的損失係：很難非常精 確地在該低k膜材料中界定超精細的通道孔。於本說明引言 部份中所提出的先前技術均係被設計用來於複數個佈線層 單元中施行空氣間隙形成，因此便會碰到類似無法忍受和 底層佈線發生對準偏差的問題。此為有效運用該空氣間隙 結構的嚴重障礙。下文便揭示一種根據具體實施例丨的半導 109040.doc 1316731 體裝置製造方法，其包含下面步驟：利用石夕（Si)來形成一底 層佈線圖案；施行氧化處理（也就是，將Si變成Si〇2)，以便 修飾或改變其侧壁部份的品質（也就是，對其進行氧化）；於 該底層佈線圖案上形成由多孔材料（具有微孔或微空洞）製 •成的介電膜，從而提供一雙鑲嵌結構（金屬佈線”然後便經 •由該等空洞來移除該下方的_。就具先前技術中之問題 的可能的對準偏差部份來說，已經不再會出現可觀的刺穿 > 或”冒出（Sh〇〇t-out)"等現象，因為在進行蝕刻以形成互連孔 (通道孔）的同時有矽以及其經修改或"品質經過改良"的層 存在。在形成此佈線結構之後來形成空氣間隙亦允許雙鑲 嵌結構運用該空氣間隙結構。 現在參考圖1，圖中所示的係根據本發明具體實施例1的 半導體裝置製造方法的程序流程。如本文所示，此方法係 用來實施下面-連串的程序。首先，於步驟隨處，會於 一基板上形成一氧化矽（Si〇2)膜。接著，於步驟si〇4處，會 ^形成-下階佈線層。於此步驟中，會形成一石夕⑻)犧牲薄 膜，以便於其中界定複數個開口或穿透孔，用於與該等底 層佈線，行電互連。接著，於步驟81〇6處，會形成一碳（c) 膜接著，於步驟S108處，會形成一玻璃上旋塗（spin_〇n glass; S〇G)膜。於步驟sm處，會於其中界定開口。於步 驟SU2處’會實施熱處理以便形成—經修改或”品質經過改 良"的膜。於步驟S114處，會沉積一導電材料層，通常係一 屏障五屬（barner metal ; BM)膜。於步驟S116處，會形成一 晶種膜。於步驟S118處，會實施電鍛與退火。於步驟隱 109040.doc 1316731 處，會實施平面化。於步驟8122處，會形成一銘-鶴（c〇w) 膜。於步驟S124處’會形成複數層間導體（稱為"通道插塞") 以及-上階佈線層。更明確地說，會形成一由具有低介電 常數k的多孔介電材料所製成的薄膜，也就是，低让"膜。 稱後㈣用此膜作為-絕緣膜，作為該等通道插塞的電隔 離接著，於步驟Sl26處會形成一薄膜作為Si犧牲膜，其 中會界定複數個開口用於上階引線佈線。於步驟處， 會形成一碳（c)臈。於步驟8130處，會形成一s〇G膜。於步 驟S132處’會界定開口。於步驟⑴斗處，會實施熱處理， 以便开v成一經修改膜。於步驟s丨36處，會沉積一導電材料 層。其中一範例為屏障金屬（BM)膜。於步驟§138處，會形 成一晶種膜。於步驟S140處，會實施電鍍與退火，接著便 會於步驟S142處執行平面化β於步驟8144處，會形成一c〇w 膜。於步驟S146處，會形成一由多孔絕緣材料製成的^低让 膜，作為上層介電膜。於步驟8148處，會對所生成的裝置 結構施行選擇性蝕刻，以便移除該薄膜的選定部份，也就 是，移除該Si犧牲膜，從而於其中界定空洞或腔。於步驟 S150處，會實施填充。 圖2A至2D所示的係相應於圖J中所示之Si〇2膜形成步驟 S102至SOG膜形成步驟S108等程序步驟處的中間產品裝置 的剖面圖。稍後將說明其後面的其它步驟。 如圖2A所示，會製備一基板主體2〇〇，其可能係一矽（^) 晶圓，直徑約300毫米（miiiimeter ; mm)。接著，便會利用 化學八相沉積（CVD)或類似的技術於該Si基板200上形成一 109040.doc -11 - 1316731

Si〇2膜210,使其預設厚度約5〇〇奈米（nm)。此膜21〇係作為 一底層或”底塗布"膜。膜210可利用一具有各種半導體積體 電路（integrated circuit ; 1C)元件或結構以及電導體（如金屬 互連引線佈線或形成於其上的接觸插塞（圖中未顯示的層 來取代》 接著’如圖2B所示’會藉由濺鍍或類似的技術在該si〇2 膜210之上形成一 Si膜42〇作為一底層犧牲膜，使其厚度約 250 nm。該Si犧牲膜420將會於稍後的程序步驟中被移除， . 從而讓一其中已形成Si膜42〇的區域變成一空氣間隙（空 洞），稍後將作說明。為藉由濺鍍來形成該以膜42〇，會用到 平行平板類型的磁強化反映離子姓刻（magnetic_enchanced reactive ion etching ; MERIE)設備。標準的程序條件如下： 氬（Ar)氣設為每秒〇_84 Pa.m3(也就是，5〇〇 sccm);反應室 的内部壓力設為1.33 Pa(l〇 mTorr);基板溫度為2(TC ;而電 漿放電功率為2 kW。舉例來說，在該些條件下，可讓^離 一 子碰撞si目標體的頂表面，以便從中逐出Si原子，用於在每 分鐘lOOrrni的沉積速率處進行沉積。較佳的係，“膜42〇會 沉積至約250至30〇nm的厚度。利用該§丨膜作為犧牲膜，便 可於後面步驟中不必使用氧（〇2)氣而達到Si膜移除的目 的，進而可防止或最小化對稍後所述之具有矽-碳（Si_c)耦 合的P-低k膜的破壞作用^ 接著，如圖2C所示，藉由塗布技術，於該Si犧牲膜42〇 之上形成一碳（C)膜430。該C膜430將會成為一遮罩，在稍 後討論之於Si膜420中形成一開口或穿孔圖案期間會用到。 109040.doc •12- 1316731 混合氣體：0.25Pa. m3/秒（150 seem)的溴化氫（HBr)、0.05 Pa. m3/秒（30 seem)的氣（Cl2)、以及〇.〇 17 Pa.m3/秒（10 seem) 的氧（〇2)。反應室内的壓力設為0.53 Pa(4 mTorr)。基板溫 度設為5〇t。電漿放電功率為500 W，而基板偏壓功率為70 W。石夕的姓刻速率設為每分鐘2〇〇 nm，而氧化物膜姓刻速 率設為10 nm/分鐘。於Si膜420蝕刻期間，亦會蝕除位於該 C膜430上方具有矽氧結構的SOG膜440。蝕刻Si膜420會於 Si膜420中界定一開口（第一開口）15〇。該開口 15〇稍後會作 為一底層佈線圖案溝槽。或者，必要時，亦可於一分離步 驟中來蝕刻SOG膜440。 上述利用一由C膜430與SOG膜440所組成的多層結構在 Si膜420之中界定該開口 150的程序稱為多層遮罩程序。本 文中所使用的此種程序範例為一堆疊式遮罩程序（stacked mask process ; SMAP)法。當利用一光阻直接作為遮罩來對 該Si膜420施行微圖案處理時會因為體積縮小或微形化的 關係而使得焦深（focal depth)變淺，因而必須讓該光阻變 厚；而使用SMAP程序便可讓光阻膜450變薄。就此方面來 說，使用SMAP程序比較有利，不過，本發明並不排除以該 光阻直接作為遮罩來圖案化Si膜420的方式。亦可使用另— 種圖案轉印程序範例’其並不必形成SOG膜440 ;或者，兮 曝光/顯影塗敷的光阻膜450本身亦可由矽氧或含石夕氧的材 料所製成。 接著將參考圖4A至4D來詳細討論對應於圖1中熱處理步 驟S112至電鍍/退火步驟S118的一連串程序。 109040.doc -14· 1316731 如圖4A所示，於該熱處理（其為該經修改層形成程序的其 中一種耗例）期間，會藉由剝離或類似的技術來移除該c遮 罩膜430。接著，會於該以膜42〇的頂表面上形成由所8丨〇2 製成的氧化物膜422’其中會形成一佈線圖案。可利用灰化 技術來完成熱處理。為達此目的，可運用平行平板類型的 RIE設備。程序條件如下：氧（〇2)氣設為〇討秒 seem);反應室的内部壓力設為丨七pa〇〇 mT〇rr);基板溫

度為20。。；電漿放電功率為2 kw;而灰化速率為5〇〇 分鐘。

Si膜420的表面以及界定於“膜42〇之中的開口的内護壁 均會藉由該熱處理而被修改或"品質經過改良"，從而形成 一由Sih膜422所製成的薄膜部。如此便會產生si〇2膜 422 ’也就是，經修改膜，其係位在電互連引線佈線的側壁 之上，《會說明。㈣於覆蓋該等佈線側壁的經修改膜 係充當該些佈㈣強化膜。形成該強化訪讓該等佈線提 高物理/機械強度且提高電特十生，如冑高抵&電子遷移 (ele_n migration ; em)與應力遷移（沿⑽吨⑽⑽；sm) 的耐受性。較佳的係’ Si〇2膜422的厚度為晶片上佈線引線 之佈局間距或距離的百分之（％)1〇或更小。舉例來說，倘若 該佈線間距為io〇nm(也就是，佈線距離為5〇nm)，那麼⑽ 膜的厚度便設為5 nm或更小m機械強度與電可靠性 而言，氧化物膜的厚度越厚越好，但是，㈣介電常數k 為1的空氣間 ’該氧化物膜 約為4的氧化物膜卻不利於以相對介電常數約 隙來達成低介電特性而有損裝置特性。據此 109040.doc 1316731 的厚度便會經過特殊設計，使其約為該佈線距離的丄〇〇/〇或 更低彳疋而可抑制或最小化該等裝置特性遭到破壞。 接著，如圖4B所示，會於該Si〇2膜422之上形成一屏障金 屬材料膜240，用以覆蓋界定於該Si02膜422之中的開口 150 的内護壁。更明確地說，會於濺鍍設備（其為其中一種物理 n* 相沉積（physical vapor deposition ; PVD)工具）中沉積一钽 (Ta)膜，使其厚度約為1〇 nm，該膜係作為該屏障金屬膜 240。此Ta膜的存在會改良銅（Cu)佈線材料的黏著性。該屏 障金屬膜240的另一較佳範例係一堆疊結構，其上沉積著一 厚度約為5 nm的氮化鈕（TaN)膜以及一厚度約為5 nm的鈕 (丁8)膜。利用此TaN/Ta膜堆疊結構’便可藉由TaN膜來防止 Cu非必要的向外擴散情形，同時還可藉由仏膜來改良cu的 黏著性。或者，亦可藉由原子層沉積法（at〇mic layer deposition ; ALD)、原子層化學汽相沉積法（at〇mic chemical vapor deposition ; ALCVD)、或標準CVD法來沉積該屏障金 _ 屬材料。相較於PVD法，本發明預期於此情況中所生成的 裝置結構可改良膜的可塗布性。 接著，如圖4C所示’利用PVD(舉例來說’濺鍍）於該屏 障金屬膜240的整個頂表面上來形成且沉積一 Cu薄膜250作 為晶種膜’用以塗布該基板200之上的開口 15 〇的侧壁。該 Cu晶種薄膜250將會於下面所執行的電解電鑛程序中充當 陰極電極或"電柱”。一般來說’晶種膜250的厚度為75 nm。 如圖4D所示，會施行電化學成長（如以該Cu晶種膜250作 為陰極電柱來進行電解電鍍）以便於該晶種膜25 0之上沉積 109040.doc -16- 1316731 一 Cu膜260，以便利用Cu膜260來填充且掩埋該基板200之 上的開口 150。此Cu膜260會成長至約500 nm的厚度，而後 便會於25 0°C處施行約30分鐘的退火處理。合宜的結果係將 此膜厚度設為開口 150深度的至少兩倍，以防止發生不完整 的開口填充或"再生（reclamati〇n)"。 接著參考圖5A至5D，該等圖中所示的係於圖1的平面化 步驟S120至碳膜形成步驟S129中所獲的的剖面裝置結構。 如圖5A中所示，圖4D的裝置結構會於其頂表面處進行平 > 面化處理。較佳的係，利用化學機械研磨（chemical_mechanical polish; CMP)技術來移除充當電佈線層的Cl^26〇、Cu晶種 膜250、屏障金屬膜240、以及經修改的Si〇2膜422，進而形 成本圖中所示的埋植結構。 接著，如圖5B所示，於該Cu膜260之上選擇性地形成一 鈷-鎢（CoW)膜460,使其表面下的末端接觸到該被埋置的cu 晶種膜250的相應裸露緣。用於選擇性成長該c〇w膜46〇的 • 其中一種示範技術為氧化該裸露(：11膜26〇的頂表面，然後利 用鈷（Co)來置換該Cu膜表面上的氧化物層。於此範例中， 該CoW膜460為”半埋植"，總厚度約為1〇11111，也就是，3 為其埋植深度（即位於Cu佈線側之上），而7 nm為其上方裸 路咼度（上層側）。另一項技術則係於該CMp程序之後利用— 自然產生的氧化物膜作為置換冑，而不必利用料的氧化 作用於Cu膜260的表面中向下挖掘。介由於該裸露的㈣ 260之上選擇性成長CoW膜46〇，便可防止或至少可大幅降 低不必要的Cu擴散。從降低介電常數的觀點來看，該且導 109040.doc •17· 1316731 電性的Co W膜460較佳的係充當該Cu擴散防止膜，或者，該 膜亦可由電絕緣或介電材料（如氮化矽（siN)或碳化矽（Sic)) 所製成。於利用SiN或SiC等介電材料作為該Cu擴散防止膜 的情況中，便需要一移除程序，用以移除形成於該Cu膜26〇 中所界定的通道孔的底面處的部份此擴散防止膜。 接著，如圖5C所示，於該所生成的裝置結構的整個頂表 面上形成一多孔低介電常數（多孔低让或"13_低]^)膜28()，用 以覆蓋Si膜420以及”披覆”著CoW膜46〇的Cu膜26〇。該p低k 膜280通常係由多孔介電材料所製成。形成厂低^膜28〇便可 獲得一層間介電（ILD)膜，其相對介電常數k低於35 ^此尸 低k膜280稍後會充當一絕緣膜，用以於其中埋植一或多個 通道插塞作為上層與下層引線佈線之間的電連接時提供隔 離效果。因此，p-低k膜280會被設計成厚度實質上等於此 等必要通道插塞的高度。此處’該p_低k膜280係由多孔含 碳矽氧（si〇c)所製成，其可由利用運用具有Si_CH3輕合之 原始氣體的低壓CVD(low-pressure CVD ; LPCVD)設備的 CVD技術來製造《此處所使用的氧供應源的範例為si_R(其 中R為有機團）、C〇2、以及前述的等效材料。亦可運用一含 氧的Si-R原始材料。合宜的方式係，在溫度範圍介於〇至4〇〇。〇， 而壓力介於13.3至1.33xl03 Pa(即〇.1至10 Torr)之中來完成 該膜形成作業。藉由調整製造條件來正確選擇該等原始材 料，便可獲得一具有必要物理特性的多孔絕緣膜。 該P-低k膜280的材料不應受限於CVD所形成的Si〇c(其 為具有矽氧結構的曱基矽氧烷）。其它範例包含，但不限 109040.doc • 18 · 1316731 罩，稍後將作說明。 接著參考圖6A至6C，圖中所示的係於圖i的流程圖中在 該SOG膜形成步驟S130至該開口界定步驟S132中途所製造 的剖面中間裝置結構。 如圖6A所示，會利用玻璃上石夕（3山⑶; s〇g) 技術於該C膜432之上形成一半導體膜々Μ。此s〇(J膜私之稍 後將會於該C膜432以及Si犧牲膜424中界定通道孔圖案期 間充S遮罩。SOG膜442的材料和上述的s〇G膜44〇雷同， 也就是，膜442係由具有矽氧結構的選定材料所製成。 接著，如圖6B所示，會形成一光阻膜452,用以覆蓋該SOG 膜442的整個頂表面。接著便會對光阻膜452進行光微影作 業，以便裸露且於其上轉印一通道孔圖案。所生成的經圖 案化光阻膜442之中具有對應於通道孔的複數個開口 152， 不過圖6B中僅顯示出其中一個。 接著，如圖6C所示，以該經圖案化的光阻圖案452作為遮 _ 罩，便可利用各向異性的蝕刻技術（如rie)來選擇性蝕刻該 SOG膜442以及其下方的c膜432，從而於其中界定一穿透孔 152的圖案。於此蝕刻期間，該光阻圖案452會被移除。 而後，便會繼續施行圖！步驟S132處的程序，從而形成圖 7A至7B剖面圖中所示的裝置結構。 如圖7A所示，以該通道孔圖案所形成的C膜432作為遮 罩，便可利用各向異性的蝕刻技術來選擇性移除其下方的 Si膜424。於此蝕刻期間，可蝕除位於該c膜们2上方的s〇g 膜442。選擇性各向異性蝕刻“膜424會產生開口，用以备 109040.doc -20^ 1316731 作界定於Si膜424之中的通道孔。同樣地，在選擇性钱刻其 下方的Ρ-低k膜280之後便可利用已知的剝除或剝離技術來 移除C膜432。因此，界定於該上方c膜432之中的通道孔152 便會如圖7A中所示般地向下延伸至膜424與28〇之中。就先 前技術中不樂見的對準偏差來說，任何龐大的通道孔刺穿 或"過度蝕刻"便不會出現在本具體實施例中，因為在界定 該等通道孔（也就是，穿透孔）時有si膜42〇存在於該膜 280的正下方。 於此步驟中，較佳的係運用一多層遮罩程序（例如SMAp 法）以和底層佈線溝槽形成雷同的方式，利用該(：膜432與 SOG膜442於該Si膜424與p-低k膜280之中形成該等穿透孔 (第二開口）152。剩餘的程序條件均和形成此等底層佈線溝 槽的情況雷同。 接著，如圖7B所示，於該Si膜424的整個表面上塗布一碳 (C)膜434，以便於該C膜424及p-低k膜280之中填充該等通 道孔152。此C膜434稍後會於si臈424中上階佈線圖案開口 的形成期間當作遮罩，稍後將作說明。 接著，會利用SOG技術於C膜434之上形成一 SOG膜444。 SOG膜444將會被連接至同c膜434於^膜424中上階佈線圖 案開口的形成期間當作遮罩，稍後將作討論。 於該SOG膜444之上形成一光阻膜454之後，便會裸露且 於其上轉印一上階佈線圖案，接著便進行顯影。如此便會 形成一光阻圖案，其中界定複數個開口154。 接著參考圖8A至8C，圖中所示的係於圖丄的開口形成步 109040.doc 1316731 驟S132及其後面的熱處理步驟S134處執行剩餘程序所獲得 的裝置結構的刮面圖。 如圖8A所示，以圖7B的光阻圖案膜454為遮罩，以各向 異性的方式來蝕刻SOG膜444的裸露部份以及位於其下方 的部份C膜434。於蝕刻C膜434期間，實質上會同時蝕除該 光阻圖案454。該各向異性餘刻會受到特殊控制，俾使用者 C膜434的殘留部份會殘存於每個通道孔的底部上。於該通 _ 道孔底部上出現此C膜部份便可防止下階的si佈線膜420裸 露的頂表面部份會在後續的Si膜蝕刻程序期間遭到過度蝕 刻。藉由蝕刻C膜434使其深過該下階佈線膜層中以膜424 的底表面’便可避免在接著執行的Si膜蝕刻程序期間對Si 膜424的微圖案化造成影響β如此便可改良w膜424被钱刻 的形狀或輪廓。 接著，如圖8B所示’以該上階佈線圖案所形成的c膜434 作為其遮罩’以各向異性的方式來蝕刻該8丨膜424的裸露部 .伤。於此選擇性敍刻期間’亦可钱除位於C膜434上方的SOG 膜444。银刻Si膜424會造成複數個開口 154，用以作為Si膜 424中所界定的上階佈線溝槽，不過圖8b中僅看見此等開口 154中其中一者。 接著’如圖8C所示，會實施熱處理，其為經修改層形成 的其中一種範例。更明確地說，係利用已知的剝離技術來 蝕除該C遮罩膜434。接著’便會對所生成的裝置結構進行 熱處理’進而於該佈線圖案所形成的以膜424的頂表面上以 及其中所界定的開口 154的内護壁上形成一氧化物膜426的 109040.doc -22- 1316731 薄膜部份。氧化物膜426可能係由所si〇2製成。同時，會在 Si膜420的頂表面上（其係裸露在開口 152内）形成一 Si〇2薄 膜423。此處所用的熱處理包含在81〇2膜422之形成中所使 用的灰化處理。 藉由上述的方式對Si膜424的表面以及開口 150的内護壁 進行修改或”品質改良”以便形成Si〇2膜426，該經修改的 Si〇2膜426便可被定位以精確地對準互連佈線的護壁，稍後 將作詳細說明。該等佈線側壁上的經修改膜係充當晶片上 ^ 引線佈線的強化膜。如此便可讓最終的產品裝置提高機械 強度且提高電特性，如提高抵抗電子遷移（EM)與應力遷移 (SM)的耐受性》如先前所述的以〇2膜422中者，該Si〇2膜426 的厚度較佳的係引線佈線之距離的10〇/〇或更低。其中一範 例為’當佈線的佈局間距為1 〇〇 nm(佈線距離為50 nm)，那 麼膜的厚度便設為5 nm或更小。 由於該開口形成中的對準偏差的關係，3丨膜420的頂表面 . 會露出該膜最終將會位在幾乎不會與引線佈線疊置的通 道插塞的下方。於該熱處理期間還會於此膜表面上形成一 Si〇2膜423 。該Si〇2膜423係與膜420—體成形且係一從膜 420處橫向延伸的凸緣’凸向該空氣間隙側，從而由膜 422-423的一體成形組合提供一倒”L”狀輪廓的，，頸圈 (collar)"。Si〇2”凸緣”膜423的存在可硬化屏障金屬24〇侧壁 上的Si〇2膜422。如此便可讓該佈線強化膜具有進一步改良 的機械強度。非常重要的係，該凸緣狀的以〇2膜423係形成 在最後會成為佈線間之空氣間隙的區域之其中一部份處， 109040.doc -23- 1316731 而非形成於此整個間隙區域之上。如此便可避免介電常數 非必要地提升，同時又可達到強化佈線的效果。 參見圖9A至9C，圖中所示的係於圖1之屏障金屬形成步 驟S136至平面化步驟S142處所獲得的剖面結構》 如圖9A所示，一由屏障金屬（BM)材料所製成的膜242會 形成於該已生成之裝置結構（其含有Si02膜426)的頂表面 上’俾使其覆蓋開口 152與154的裸露表面。舉例來說，bM 膜242係由钽（Ta)所製成，厚度約1〇 ηιη，和圖4B之BM膜240 > 的形成相同’其係藉由濺鍍技術沉積至約1 〇 nm的厚度。 接著，便實行濺锻之類的物理汽相沉積（PVD)，以便於 BM膜242之上沉積一銅（Cu)薄膜252。因此，開口 152與154 之由BM膜242所形成的内護壁便會被埋植在該(：11膜252的 下方。此膜252猶後會於接著要施行的電解電鍍程序期間當 作一陰極柱的晶種膜。 接著’如圖9B所示，以該晶種膜252為陰極柱，施行電解 • 電鐘便可讓Cu膜262以電晶體化學方式成長於該bm膜242 之上’覆蓋該等開口 152與154的表面，其厚度會成長至足 以填充該些開口 152與154為止。舉例來說，所沉積的Cu膜 262的厚度約500 nm，可在25(rc對其施行約3〇分鐘的退火 處理。 接著，如圖9C所示，藉由化學-機械研磨（CMp)技術來平 面化所生成的裝置結構，以便至少部份移除該厚〇11膜262 及其下方的堆疊膜（也就是，晶種膜252、BM膜242、以及 Si〇2膜426)。如此便會形成一具有一如圖中所示之平坦頂 109040.doc -24- 1316731 表面的多層埋植結構。更明確地說，〜膜犯之經研磨的頂 表面會切齊膜242、426、以及424的表面。 參見圖10Α至10C ’圖中所示的係圖鶴（c〇w)膜形成 步驟S144至蝕刻步驟S148的剖面圖。 如圖10A所示，CoW膜462會選擇性地形成於以膜％〕之 上’作為其帽部。更明確地說，如同c〇w膜46〇的情況，Cu 膜262的裸露表面會被氧化’從而於其上形成一氧化物層。 接著，此氧化物廣便會被鈷（Co)取代或，，置換”，以允許選擇 性成長該CoW膜462 ，其僅會覆蓋膜262的頂表面。一般來 忒CoW巾目膜462於該Cu佈線側之上的厚度約為3 nm，於該 鋪蓋層側上的厚度約為7 nm，因此總厚度約為1〇 nm，如同 CoW膜460。在Cu膜262之裸露表面上選擇性成長CqW膜可 防止不必要的Cu擴散，理由和前面所述者相同。 接著，如圖10B所示，在Si膜424以及坡覆著c〇w的“膜 262的頂表面上會形成一低介電常數（低幻膜282。該低^^膜 • 282可由多孔的絕緣或介電材料所製成。形成此卜低让膜“之 便可獲得一層間介電（ILD)膜，其相對介電常數k低於3 5。 該P-低k膜282稍後會充當介電膜，用以電絕緣位於該上層 佈線層上方的已埋植通道插塞。該卜低让膜〗^的其它特性 均與前述的p-低k膜280相同。 接著，如圖10C所示，對所生成的裝置結構施行乾式蝕 刻，用以藉由”蒸發”來移除該已埋植以膜42〇與424，進而形 成腔或空洞（也就是，空氣間隙）311與313。透過原本就存在 於該等P-低k膜282與280之中的孔或”氣泡"，同時使用含氟 109040.doc -25- 1316731 的钕刻氣體’便可達到在形成該等多層互連佈線之後以乾 式钱刻來移除Si膜420與424的目的^該蝕刻氣體的一種範 例為氟化氙（XeF2)» 參考圖11’圖中所示的係用於製造上面討論的半導體裝 置的蝕刻設備。該蝕刻設備包含一真空反應室3〇〇,其中具 有一晶圓支撐/固定台310，其溫度會被控制在約6〇t處。 於該平台310之上會安置一矽晶圓或基板，用以當作一基體 100。反應室300具有一配有一閥V2的氣體送入管以及一配 > 有一閥VI的氣體排出或送出管。該氣體送入管會透過一緩 衝反應室302被耦合至一氣體源容器，其間則插置一控制閥 V3。此氣體源之中含有XeF2的原始材料，該材料於室溫下 為固體。該氣體送出管則會透過閥V1被耦合至一真空幫浦 330。當閥V1張開而閥…閉合時，真空幫浦33〇便會啟動以 便將主反應室300的内部空間排空至約133χ1〇_5 pa(即 1χ1〇·7Τοπ·)的低壓處。接著，會張開閥V3同時閉合閥v2。 丨 因此，XeF2的昇華氣體便會被導入緩衝反應室3〇2的内部， 使其填滿該XeF2氣體。接著，張開閥¥2而閉合閥乂丨與乂]， 便可藉由一差壓將XeF2氣體導入反應室3〇〇之中。=用此 X#2氣體作為蝕刻氣體，便可以配合圖l〇c所述的方式來蝕 刻Si膜420與424。 參見圖12,圖中所示的係_所示之蝕刻機的氣流控制 闊VI至V3的時序關係圖。如圖所示，於真空幫浦别排空 該主反應室3GG用以提供ΐ.33χ1()·5 pa(lxl()_7 了。⑺的内部壓 力期間，氣體排出閥V1會被打開，同時會讓氣體送入閥乂2 i09040.doc ，26 · • 1316731 張開。而後，打開閥V3同時讓閥V2閉合，進而將^^?2氣體 導入該缓衝反應室302之中，以便利用此氣體來填充該緩衝 反應室。接著’閉合閥VI與V3而打開閥V2，便可藉由一壓 差而讓XeF2氣體被導入反應室300之中。當主反應室3〇〇與 緩衝反應室3 02的壓力彼此相同時，便完成一個排空作業循 環。此作業將會反覆實施正確的次數以便形成空氣間隙， 而該次數則可相依於一目標基板之尺寸維度（更精確地說 係相依於要被蝕刻的Si膜420與424的總體積）來決定。其中 一個範例係，當利用一體積為2〇公升的主反應室3〇〇與^公 升的緩衝反應室302來對一 300 mm矽晶圓上的兩層進行馨 洞（hollowed)或"挖穴（cavitate(j)"時，該排空循環便會反覆 施行十六次。 下文將參考圖13A至13D來詳細說明用於創造空氣間隙 的蝕刻氣體的行為。 如圖13A所示，XeF2蝕刻氣體會附著且被吸收至一由選定 φ 多孔材料所製成的P-低k膜的表面中。於吸收該XeF2氣體 時，其會被分解為圖中所示的Xe分子與&分子。接著，如 圖13B所示，F2分子中的氟（F)原子係充當蝕刻劑，其會穿 過該P-低k膜的孔’然後接近其下方的Si犧牲臈。當到達該 Si犧牲膜表面時，該蝕刻氣體便會蝕刻或"破壞”它，同時會 在該表面附近擴散，如圖13C所示。此㈣作用會產生 s叫如SiF4)氣態分子，該等分子會透過^低k膜的孔向上移 動，然後往外釋放或排出。往外釋放此等氣化的队分子 會在該P-低k膜中相應的位置處創造出空氣間隙。接著，如 109040.doc -27- 1316731 圖13D所示，此Si犧牲臈的其於部份會被飯除，而經修改的 Si〇2膜426則會繼續保留，從而形成空氣間隙313 ’如圖i〇c 所示。 該等氣化的分子通常會於整個Si犧牲膜蝕刻期間具有如 圖μα所示的分子結構》該些氣態分子會透過p_mk膜的孔 往外移除，造成該P-低k臈之中具有直立中空的婉蜒部份或 ”迴圈孔（loophole)”，其孔直徑大於等於此等氣化分子的尺 寸。舉例來說，倘若經由又6172與3丨的反應產生SiF4的話，那 麼便可預期Si-F的分子大小約為1.56A。於此情況中，SiF4 可能縮小’所以它的分子大小會小於312a，其為該si_F* 子大小的兩倍。據此，如圖14B所示，該严低]^膜的孔直徑 可測出為3.12A或更大。由於該等分子會來回地通過p —低k 膜的該等孔而於其中造成開放孔，所以，此膜的孔直徑更 佳者為4A或更大。 參見圖15 ’圖中所示的係p —低k膜的孔數與孔直徑的典型 關係曲線圖。一般來說，所形成的膜並不均勻，其中 所含的孔直徨並不相同。所以，較佳的係，此膜的孔直徑 值分佈會以—目標值（此處為4A)為中心，不過，只要機械 強度允許，該中心孔直徑大小亦可設在更高處。其中一種 控制孔直徑的方式係於該膜之中添加特定材料，用以 於其中加速創造孔或空洞。替代方式則係最佳化分子質量 或重量（也就是，分子大小維度）。 創k力速材料添加方式的其中一種範例如下。該P _低k 膜可以甲基·二乙氧基矽烷（methyl_di_ethoxy silane(m· 109040.doc -28· 1316731 DEOS))與alpha-terpinene(ATRP)的混合氣體加上氧氣，利 用CVD技術來製造。m-DEOS與氧係專門用來形成必要的矽 氧結構。ATRP則係用來產生成孔劑。於此程序階段中，該 p-低k膜之中不具任何孔。藉由對其進行後處理，也就是利 用電子束（electron beam ; EB)或紫外光（ultraviolet ; UV)線 進行固化，該p-低k膜内的ATRP成份便會消失，進而於其中 創造出複數孔。該些孔的直徑可藉由適當選擇成孔劑的種 _ 類來加以控制^藉由適當地設計一程序氣體的氣體混合比 例以及EB/UV固化處理的程序參數，便可控制空洞的含量。 以分子重量為主之孔直徑控制方式中，會將具有不同分 子重量（为子直徑）的兩種以上材料播配在一起，用以提供一 混合材料，該混合材料會被塗布（coated)或"圖繪（painted)，， 在一目標層之上，接著便可對其進行烘烤以便形成所期望 的P-低k膜。此膜會具有複數孔，藉由適當選擇該塗布材料 便可控制其直徑》 > 所生成的p-低k膜具有Si-O結構的主成份，其鍵結能量約 為8.29個電子伏（electron-volt ; eV)，大於以8卜81結構為主 的si犧牲膜的鍵結能量且大於具有Si_F結構主成份的氣化 分子（SiFx)的鍵結能量，其中前者的鍵結能量為3 39 ev而後 者的鍵結能量則為5·73 eV。由於此高額鍵結能量的關係， 該P-低k膜便難以被蝕除。因此，藉由該？_低k獏中的孔便可 選擇性地僅移除該Si犧牲膜。 於不伴隨放電的氣體相姓刻程序中，亦可運用&氣體來 109040.doc •29- 1316731 取代XeF：j。在需要藉由放電來進行解離的化學乾式姓刻 (chemical dry etching ; CDE)的情況中，可使用數種钮刻氣 體，如CF4、SF6、Cl2、HC1、或其它雷同的合宜氣體。此 外’在需要藉由放電來進行解離的情況中，便需要進行下 流（down-flow)處理。 參考圖16,圖中所示的係一蝕刻設備的主要部份。此蝕 刻機包括一主反應室500,其中具有一基板固持台51〇。反 應室500的内部空間會經由真空幫浦53〇被排空至從約ΐ3·3 Pa(100 mTonr)至26.6 Pa(200 mTorr)的超低壓處。一目標晶 圓或基板100會牢牢地安置在平台51〇之上。反應室5〇〇具有 一條原始氣體送入管，該管係被耦合至一放電管5〇2<>此放 電管502係設置在平台51〇的遠端處，且從正在被處理的基 板1〇〇處並"無法看見"。放電器5〇2會產生一電漿，其會解 離CFM刻氣體，進而產生不具方向性之活性粒種的襄基圏 (F*)。該些基團11?*係用來蝕刻以犧牲膜。此蝕刻利用下流 處=技術，所以便可利用該等基團F*來㈣該_牲膜二 接者’便可抑制或最小化具方向性的離子不必要地衝擊或 撞擊該p-似臈。尤其是，將該反應室卿的内部壓力設在 上述指定位準處，便可建立該預期的平均自由徑(ave:age freepath)，該平均自由徑非常大以以中和其中的殘留離 子抑制離子撞擊該厂低让膜的能力可以降低或消拜該些具 有動能的離子㈣mp•低k膜的風險。 …、 圖17所示的係本具體實施例(其需要藉由放電來進行解 )中可運用的㈣氣體的活性粒種的部份較佳範例。雖然 109040.doc -30- 1316731 此處以CF4、SF6、Cl；2、以及HC1作為需要放電輔助進行解 離的蝕刻氣體的範例，不過’ CF4與SF6係產生氟基團F*來 蝕刻該Si犧牲膜，而CU與HC1則係產生氣基團ci*來蝕刻該 Si犧牲膜。 為達比較目的，圖18A中顯示一種用以在下階佈線層中界 疋空洞5之後形成一多層佈線圖案的先前技術方法。當於上 方介電膜中形成通道孔期間發生對準偏差時，該等通道孔 便會完全刺穿且破壞一層間si〇2膜，進而發生冒出（sh〇〇t_ out)或馨穿（pUnching)"等現象。如此便會造成該等穿透孔 延伸至已界定於該下階佈線層之中位於它們下方的空氣間 隙處。利用圖18B所示之具體實施例方法的對應程序便可防 止此通道孔刺穿的風險。這係因為於上階介電膜中形成通 道孔期間該Si犧牲膜係位於下階佈線層處，所以便可防止 發生不必要的通道孔刺穿現象。另外，因為係在形成該上 階佈線層之後才形成該等空洞，所以，便可成功地製造多 層佈線層的預期空氣間隙結構。 即使已經形成雙鑲嵌引線佈線，利用上述的具體實施例 、、亦可、’里由„亥等膜282與28〇同時移除下階佈線層 、/膜2G以及同階佈線層的⑴膜似。由於形成此佈線結構 j進行工氣間隙形成的關係、，所以該空氣間隙結構甚 m雙㈣裝置結構中，此種雙鑲嵌裝置結構在圖 累' 形成期間會遭揭5丨丨他也]^ J i妓製&與微形化方面的困難。換言 之’於雙鑲嵌圖案 士 ^ 化程序中，可以提高與上方互連佈線發 生任何可能對準偏差的耐受性。 J09040.doc -31 - 1316731 同樣重要的係，於圖1的填充步驟S15 〇處，要將由選定材 料（舉例來說，氬（Ar))所組成的氣體導入，用以填充所生成 的空洞或腔’也就是’圖1 〇C中所示的空氣間隙3 11與3 13。 此填充氣體的其它範例為氮（NO、氧（〇2)、以及大氣空氣。 主要的係，使用該些氣體便可讓所生成的充滿氣體的空氣 間隙311與313具有低至約〗·〇的相對介電常數1^。於被用於 填入目的的Ar的情況中，其被導入的方式會讓該等空洞内 所生成的Ar氣體密度至少高於空氣（大氣）中的密度。利用 空氣（明確地說，乾燥空氣）來填充該等空洞的替代方式係讓 該些空洞在裝置製造期間接觸到環境空氣。另一種方式則 係於晶片封裝中提供一（複數）孔隙8此氣體填充程序的其中 一項範例係，在完成空洞/腔形成的姓刻程序之後，讓該等 空氣間隙曝露在-氣態環境中。或者，亦可於空洞形成的 蝕刻期間讓該等空氣間隙曝露在下面至少其中一者的環境 中：Ar、N2、以及 02。 根據本發明具體實施例1的方法所製造而成的半導體裝 置則係將一非活性氣體或空氣主要填入互連引線佈線之 間。此氣體或空氣的相對介電常數k約為1()。相較於具有 -由氧化⑦或其它材料製成之介電層來填入互連佈線間的 裝置類型’如此便可大幅降低或最小化介電常數。因此， 便可同時提高晶片上電路元件的整合密度以及超大型整合 (ultralarge-scale integrated ; ULSI)晶片的效能。 具體實施例2 ㈣八至度所示的係根據本發明具體實施例2的半導體 109040.doc •32- 1316731 裝置製造方法，圖中顯示的係其部份主要程序步驟的剖面 圖。一般來說，此具體實施例和具體實施例丨雷同，不過， 除了 Si犧牲膜·修改Si〇2膜422以及Si〇2膜423與426之外，還 利用另一佈線強化SiC膜作為第二強化膜。 如圖19A所示，會於Si〇2膜422(如先前配合圖4A所述，其 為該Si犧牲臈的修改層）之上利用cvd或類似技術形成一 SiC膜470 ’用以完全覆蓋膜422的頂表面連同其中所界定的 開口的内護壁。此膜470係用來作為一額外的強化膜且會被 沉積至一規定厚度處’該厚度較佳的係前面所述之晶片上 互連佈線之距離的約10%或更小。因此，Si〇2膜422斑SiC 膜470的總厚度小於等於該佈線距離的丨〇。/(^舉例來說，倘 若該佈線間距為100nm(也就是，佈線距離為5〇mn)，那麼 總膜厚度便會希望被設為5 nm或更小。 接著’如圖19B所示，利用回姓（etch-back)技術選擇性地 移除該SiC強化膜470，使其僅殘留在開口的内護壁上，同 時具有"頸圈（collar)"狀的形狀《添加此31(：:頸圈膜470可進 一步強化該佈線強化效果。 在形成圖8C的裝置結構（對應於圖1的熱處理步驟S134) 之後可實施雷同的程序，從而於上階佈線層中形成一 siC強 化頸圈膜472。如此便可製造一如圖19C所示的半導體裝 置’其具有SiC膜用以強化該等上方佈線與下方佈線以及通 道插塞。 從前面的說明中可以明白，上述的闡述性具體實施例分 別被配置成用以在沉積該導電材料層以埋植該些用以作為 109040.doc -33- 1316731 通遒孔的開口之後移除該Si犧牲膜以形成被稱為，，空氣間 隙"的空洞/腔。由於此“犧牲膜的存在，便可防止不必要的 通道孔刺入該等空氣間隙之中。換言之，藉由在形成該等 通道插塞與上階佈線層之後於該下階佈線層之中界定空 ’同，便可防止通道插塞材料進入或"侵入"該下階佈線層中 的該等空洞。如此便可高精確地微製造晶片上引線佈線。 還可保留或”保存”該等空洞，如此便能夠成功地製造利用 該空氣間隙結構之類型的半導體裝置。 在上面的說明中，雖然係在Si犧牲膜的表面上形成該氧 化物膜作為修改膜，不過亦可消除此膜。即使如此，仍可 獲得相同的優點，只要在開口形成期間考慮到防止刺穿現 象即可。 於該等具體實施例中，該等空氣間隙雖然係形成於兩層 下1¾與上階佈線層（第一與第二佈線層）之中，不過，此空氣 間隙形成的概念亦可套用於三層堆疊佈線層以上的多層結 構中。明確地說，藉由在形成每一佈線層之後同時蝕刻該

Si犧牲膜來形成此等空氣間隙，便可防止因對準偏差所造 成的刺穿現象。 本文所使用的屏障金屬並不限於Ta*TaN，其亦可為高熔 點金屬膜或氮化碳臈，如氮碳化鈕（TaCN)、氮化鎢（wn)、 氮碳化鎢（WCN)、氮化鈦（TiN)、或是其等效材料。其它的 範例有欽與（Ti)WSiN或是其它材料。 雖然每個具體實施例中的佈線層係由Cu製成，不過，亦 可利用目前的半導體程序中所使用的含Cu材料（如[卜如合 109040.doc •34· 1316731 金、Cu-Ti合金、Cu-Al合金、或是等效材料）來取代。 於具有眾多堆疊層的多層佈線結構的情況中，可利用一 堆疊基板或晶圓（其層疊著一導體佈線層以及其上方的絕 緣膜）來取代圖4A中所示的基板200。 雖然該等闡述性具體實施例中所使用的多孔介電膜材料 為SiOC或MSQ，不過亦可使用具多孔性（porosity)的其它有 機或無機絕緣材料。即使利用該些材料，亦可獲得相同的 結果。 明確地說’倘若每個具體實施例運用的係多孔的低介電 常數材料的話，那麼便可達成前面所述的顯著效果與優 點。此多孔介電材料的範例為各種矽酸鹽類化合物、聚亞 醯胺、碳氟化合物、聚對二甲苯基化合物、環笨丁烯、以 及其等效材料。 如上述，根據該等具體實施例，便可防止先前技術中在 形成上階互連佈線期間因對準偏差所發生的向下刺穿空洞 或空氣間隙的情形。換言之，可行成多層晶片上引線，同 時可防止上階佈線的導電材料進入下階互連佈線之間的腔 中。該些腔可妥善保留，所以，便可降低介電常數，進而 可有效製造有空氣間隙的半導體裝置。此外，藉由沉積該 強化膜，使其凸緣部份凸向該腔側，便可改良佈線的機械 強度’同時制止介電常數提高。 雖，.、、:已乂參考特定的具體實施例對本發明作說明，不過 該說明僅係闡述本發明並非限制本發明。 舉例來說，可利用圖中未顯示之具有各種半導體電路元 109040.doc -35- 1316731 件或結構的基板來取代具有層間介電膜的基板2〇〇(>此外， 該等通道孔亦未必要形成在該下階佈線層中。亦可設置假 通道插塞（dummy via plug)(其並未與下階佈線相連卜用以 叠置在下階佈線層的腔之上。 就層間介電膜的厚度與尺寸以及形狀與開口數來說，可 視情況來修正半導體積體電路以及各種半導體元件的規 格。 應該明白的係，本發明的範疇涵蓋含有本發明主要程序 步驟且可由技術人員進行設計變更的半導體裝置製造方法 的任何變化例。 為達簡化說明的目的，雖然本文未特別闡述半導體技術 中目前可用的程序（舉例來說，光微影術以及前段與後段清 洗程序），不過，本發明均包含此等技術。 熟習此項技術之人士可輕易發現其它優點並且進行修 文因此，本發明的廣泛方面並不限定於本文所示及描述 之特定細節及代表性具體實施例。據此’只要不背離隨附 申=專利範圍及其等效範圍所定義的—般發明概念的精神 及範疇，即可進行各種修正。 【圖式簡單說明】 圖I為根據本發明具體實施例丨之製造半導體裝置的部分 主要程序步驟的流程圖。 圖2A至2D為以對應圖丨流程圖的方式來製造該半導體裝 置期間部份步驟的剖面圖。 圖3A至i〇C為根據圖丨之流程圖來製造該半導體裝置期 109040.doc -36- 1316731 間其它步驟的剖面圖。 圖11概略顯示一所使用的姓刻設備的結構圖。 圖12為圖11所示之蝕刻機的閥開/關作業的流程關係圖。 圖13 A至13D各為钱刻期間的詳細剖面結構圖。 圖14A為一氣化分子結構的模型，而圖14B為於其中界定 一氣體"迴圈孔（loophole)·’之中間產品裝置的部份剖面圖。 圖15為一多孔低介電常數（p-低k)膜的孔數與孔直徑的關 係曲線圖。 圖16顯示的係一钱刻設備的結構圖。 圖17以化學式來顯示一蝕刻氣體的作用粒種，其需要藉 由放電來進行解離。 圖18A至18B為用於和先前技術作比較的剖面裝置結構 圖。 圖19A至19C為根據本發明具體實施例2來製造一半導體 裝置的部份程序步驟的剖面圖。 【主要元件符號說明】

100 150 152 154 200 210 240 基板 開口 開口 開口 基板 Si02 膜 屏障金屬膜 屏障金屬膜 242 109040.doc -37- 1316731

250 Cu膜 252 Cu膜 260 Cu膜 262 Cu膜 280 低介電常數膜 282 低介電常數膜 300 真空反應室 302 缓衝反應室 310 晶圓支撐/固定台 311 空氣間隙 313 空氣間隙 330 真空幫浦 420 Si犧牲膜 422 Si〇2 膜 423 Si〇2 膜 424 Si犧牲膜 426 Si02 膜 430 C膜 432 C膜 434 C膜 440 SOG膜 442 SOG膜 444 SOG膜 450 光阻膜 109040.doc •38- 1316731 452 光阻膜 454 光阻圖案膜 460 CoW膜 462 CoW膜 470 SiC膜 472 Sic膜 500 反應室 502 放電管 510 平台 530 真空幫浦 109040.doc -39-

Claims (1)

161¾¾107027號專利申請案 --— -- 中文> 請專利範圍替換本(98年2; 修(更)正 十、申請專利範圍：---—_J ‘ 1.-種用於製造半導體裝置的方法，其包括： 於一基板上形成一第一薄膜； 於該第一薄膜中界定一第一開口； 於該第一開口中沉積一導電材料； 於該第一薄臈上形成一由多孔材料製成的第二薄膜， 而該第一開口中則沉積著該導電材料； 、 於5亥第二薄膜中界定一延伸貫穿的第二開口； • 於該第二開口中沉積一導電材料；以及 於該第二開口中沉積該導電材料之後，便透過該第二 薄膜中的空洞移除該第一薄膜，其中該空洞係藉由該多 孔材料之複數孔所形成者。 2·如請求項丨之方法，其中該第二開口會被耦合至沉積在該 第一開口中的該導電材料。 3. 如請求項1之方法，其中該第一薄膜包括矽，且其中該矽 會接觉乾式蝕刻，以便移除該第一薄膜。 4. 如叫求項1之方法，其中在已界定該第一開口之後且尚未 於該第~開口中沉積該導電材料以前，會於該第—開口 的側壁上形成該第一薄膜的一修改膜。 5. 如請求項4之方法，其中在已界定該第二開口之後且尚未 於該第二開口中沉積該導電材料以前，會於該第一薄膜 的表面上形成該第一薄膜的一修改膜裸露在該第二開口 的内部。 6.如請求項1之方法，其進一步包括： 109040-980220.doc 在已界定該第一開口之後且尚未於該第一開口中沉積 該導電材料以前，氧化該第一薄膜的表面。 7.如請求項1之方法，其進一步包括： 選擇性地彼覆沉積於該第一開口中之該導電材料的頂 表面β 士叫求項1之方法，其中該第二薄膜係由從下面所組成之 群中選出的材料所製成：sioc、甲基矽氧烷（"MSQ")、氫 化倍半氧矽烷（HSQ)、以及有機聚合物。 9·如請求们之方法，其中該第二薄膜形成之後具有一開 孔。 !〇.如請求項1之方法 薄膜。 其中會利用一含氟氣體來移除該第一 U·如凊求項1之方法，其中氟基團與氣基團中至少其中一者 會用來移除該第一薄膜。 12. —種製造半導體裝置的方法，其包括： ;基板上形成-第一佈線層，其中有複數條電佈線 埋植在—犧牲膜之令； 孩弟一佈線層之上形成 通道插塞用於連接至該等佈線；以及 於形成㈣二佈線層之後移除該第—佈線層中相鄰佈 線之間的該犧牲臈’以便形成一腔。 13.ΠίΓ12之方法，其中於形成該第二佈線層期間，該 過=f塞會被埋植在—多孔的介電膜之中，以允許透 Μ孔介電膜中的複數孔來移除該第一佈線層的該犧 I09040-980220.doc 1316731 ___ • 修(更)正替換頁 牲膜。 —*.. 有複數^ 12之方法’其中於形成該第二佈線層期間，會 :複數條電佈線被埋植在—犧牲膜之中；且其中移㈣ 犧牲膜包含移除該第二佈線層" 犧牲膜，用以於該等 第與第二佈線層中形成腔。 15·如1求項12之方法，其中會在該犧牲 條佈線以前先在該犧牡腔夕主二 ㈣等複數 无隹忒犧牲膜之表面上形成一修改膜。 16· —種半導體裝置， 、

複數條佈線，其在該等佈線的相鄰佈線間界定一腔; 強化膜，其係設置在每條該佈線的側壁上且有一凸緣 凸向至少該腔之一部份處； 介電膜，其被設置在該複數條佈線上及具有通道孔； 通道插塞，其被設置在該介電膜之該通道孔，並連接 至該佈線； 其中該凸緣之該凸出邊緣係、與該通道孔之側表面對齊。 17. 如請求項16之裝置，其進一步包括： 一第三強化膜，其位於該通道插塞的側壁與該通道孔 之側表面之間。 18. 如請求項17之裝置，其中 °亥第二強化臈係配置於該強化膜之該凸緣上。 19. 如明求項16之裝置，其中該強化膜在剖面觀之具有一倒] 狀輪廓。 a 109040-980220.doc