KR20010110334A - 물결무늬 금속화층 생성을 위한 리소그래피 방법 - Google Patents

물결무늬 금속화층 생성을 위한 리소그래피 방법 Download PDF

Info

Publication number
KR20010110334A
KR20010110334A KR1020017008620A KR20017008620A KR20010110334A KR 20010110334 A KR20010110334 A KR 20010110334A KR 1020017008620 A KR1020017008620 A KR 1020017008620A KR 20017008620 A KR20017008620 A KR 20017008620A KR 20010110334 A KR20010110334 A KR 20010110334A
Authority
KR
South Korea
Prior art keywords
layer
metal
photoresist layer
photoresist
diffusion barrier
Prior art date
Application number
KR1020017008620A
Other languages
English (en)
Other versions
KR100706380B1 (ko
Inventor
에릭디. 와그너
Original Assignee
로브그렌 리차드 에이치.
램 리서치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 로브그렌 리차드 에이치., 램 리서치 코포레이션 filed Critical 로브그렌 리차드 에이치.
Publication of KR20010110334A publication Critical patent/KR20010110334A/ko
Application granted granted Critical
Publication of KR100706380B1 publication Critical patent/KR100706380B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/7688Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00Manufacture or treatment of nanostructures
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/968Semiconductor-metal-semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

적층구조에서 금속화층을 형성하는 개선된 방법이 공개된다. 발명의 한 태양에서, 금속선 형성을 위해 적층구조 상에 리소그래피 물결무늬 에칭을 실행하는 방법이 공개된다. 기판 위에 배치되는 적층구조는 하부층을 포함한다. 리소그래피 물결무늬 에칭을 실행하는 방법은 적층구조 위에 포토레지스트층을 증착하고 포토레지스트층에 트렌치를 형성하여 트렌치가 적층구조의 하부층 위에 위치하게 하는 것이다. 이어서, 포토레지스트층 상부면 위에 금속층을 증착하고 트렌치를 채운다. 금속선 상부면 형성을 위해 포토레지스트층 상부면까지 금속층을 평면화시킨다. 그리고 금속선 주변에 간격을 남기면서 포토레지스트층을 제거한다. 이어서, 유전 물질이 증착되어, 금속선 상부면 수준까지 금속선 주변의 간격을 채운다.

Description

물결무늬 금속화층 생성을 위한 리소그래피 방법{LITHOGRAPHIC METHOD FOR CREATING DAMASCENE METALLIZATION LAYERS}
반도체 제작자는 반도체 소자 크기를 최소로 유지하면서 소자의 출력과 성능을 계속적으로 개선시켜야 한다. 소형 소자 크기를 유지하기 위해, 대부분의 반도체 제작자는 소자의 개별 성분을 최소 크기로 감소시킨다. 더욱이, 제작자들은 성분의 수직 집적과 같은 방법을 이용하여, 성분에 의해 소모되는 소자 영역을 감소시킨다. 그러나 성분들을 점점 고밀도로 쌓음으로서, 고성능 상호연결에 대한 필요성이 제기된다. 상호연결부의 단면적이 줄어들면, 선 저항 및 전류 저항 용량이 총 칩의 성능을 제한하는 요소가 된다. 가령, 상호연결부에 주로 사용되는 알루미늄은 전자이동 및 열 손실 저하의 문제점을 보인다. 저항이 작고 전자이동 수명이 큰 구리는 알루미늄 이용시의 기존 문제점을 제거한다. 그러나, 구리 물질이 기존 플라즈마 에칭에 적합하지 않기 때문에 기존 에칭 기술을 이용하여 구리 상호연결부를 제작하는 것에는 어려움이 있다.
여러 전도층을 상호연결하는 문제점에 대한 최근의 해법은 물결 무늬 기술로알려진 에칭 및 마스크 순서를 포함하는 것이다. 물결 무늬 기술은 다음의 과정으로 이루어진다. 즉, 졀연체층에 다수의 트렌치를 형성하고, 이 트렌치를 구리같은 금속으로 채우며, 이 금속은 절연체 표면까지 폴리싱되어, 원하는 금속 패턴을 형성한다. 이중 물결무늬(dual damascening) 과정으로 알려진 공정에서, 앞서 언급한 금속 트렌치와, 상기 금속 패턴 및 여러 다른 전도층을 전기적으로 연결하는 바이어 상호연결부는 동시에 채워지는 것이 일반적이다.
가령, 도 1a, 1b, 1c, 1d, 1e, 1f, 1g는 표준 물결무늬 기술을 이용하여 금속층을 형성하는 공정 순서도이다. 도 1a는 기판(106) 위에 배치되는 금속1층(104)을 가지는 적층구조(102)를 도시한다. 금속1영역(108)은 금속1층(104)의 선이거나 바이어일 수 있고, 또는 바이어 체인일 수 있다. 유전체 영역(110, 112)은 금속1영역(108)을 다른 금속선이나 바이어들과 분리시킨다. 도면에 도시되지는 않으나, 적층구조(102)는 일련의 층 내의 한 개의 층을 나타낼 수도 있고, 기판(106)은 하부에 배열된 여러 처리 및 소자 층을 가질 수 있다.
도 1b는 금속1층(104) 위에 증착된 유전체층(114)을 도시한다. 유전체층(114)은 블랭킷 증착법이나 화학 증기 증착법을 이용하여 증착된다. 유전체층(114)은 낮은 유전율을 가지는 절연체를 포함할 수 있다.
도 1c는 유전체층(114) 위에 형성된 포토레지스트층(116)을 도시한다. 포토레지스트층(116)은 구멍(118)을 제공하기 위해 기존 포토리소그래피 공정을 이용하여 패턴처리된다. 이어 유전체층(114)을 향해 구멍(118)의 에칭이 진행되고, 금속1영역(108)이 도 1d와 같이 노출되도록 구멍(118)의 깊이를 유전체층(114)까지 연장시킨다.
도 1e는 애시 공정(ash process)에 의해 포토레지스트층(116)이 제거된 후 적층구조를 나타낸다. 포토레지스트 제거 후, 금속2층(120)이 구멍(118)에 증착되어, 하부의 금속1층(108)과 유전체층(114) 위와 접촉한다. 이는 도 1f에 도시된다. 금속2층(120)은 사용되는 특정 금속에 따라 여러 방법에 의해 증착될 수 있다. 금속층(120)이 알루미늄이면, 화학 증기 증착법이나 스퍼터링법이 사용될 수 있다. 구리 금속2층(120)은 금속 물질 증착에 주로 사용되는 블랭킷-형 증착과 같은 방법이나 일렉트로플레이팅, 스퍼터링법 등에 의해 증착될 수 있다. 금속2층(120) 증착 이전에, 유전체 물질 내로 금속이 확산하는 것을 방지하기 위해 필요하다면 구멍(118) 표면에 부가적인 장벽층이 증착될 수 있다. 구리 증착에 함께 사용되는 이 장벽층은 질화탄탈륨일 수 있다.
구멍(118) 내 유전체층(114) 위에 증착된 후, 금속2층(120)은 유전체 물질의 상부까지 평면화되고, 도 1g에 도시되는 바와 같이 금속1영역(108)과 접촉하는 금속선(122)을 남긴다. 평면화는 여러 다른 평면화 기술 중에서도 화학-기계식 폴리싱에 의해 이루어질 수 있다. 화학-기계식 폴리싱 방법 이용시, 유전체층(114) 위에 폴리싱 정지층이 배치될 수 있다.
표준 물결무늬 접근법은 구리와 같이 쉽게 에칭되지 않는 금속의 금속층 형성에 성공적으로 사용되어왔다. 그러나, 소자 집적이 더욱 진보되고 더 작은 금속선들이 서로 더 가깝게 위치함에 따라, 정규적인 유전체 물질은 그 절연 기능을 만족할만한 방식으로 실행할 수 없고, 그래서 누화 및 단락 회로를 이끈다. 이는 유전율이 낮은 유전체 물질과 같이 더 좋은 절연 물질에 대한 필요성을 제기한다. 그러나, 표준 물결무늬 기술에서 저유전율 물질과 같이 차세대 물질을 이용하는 것은 다음과 같은 어려운 도전에 직면한다. 즉, 저유전율 물질을 에칭하는 점이나 저유전율층에 금속을 증착하는 등의 어려운 도전에 직면한다.
저유전율 물질과 같은 차세대 물질이 3 이하의 유전율(진공의 유전율은 1)을 가짐에 따라 물질의 다공성이 중요한 문제이다. 유전율을 감소시키는 한가지 방법은 물질의 밀도를 감소시키는 것이다. 이는 더 큰 다공성 물질을 유발할 것이다. 물질 표면의 불연속성으로 인해, 더 큰 다공성의 유전 물질은 금속 증착시 중대한 문제점에 봉착하고, 구리의 경우엔 구리에 추가하여 장벽층의 증착에서 중요한 문제점에 봉착한다. 유전층의 불규칙한 표면에 연속적인 장벽층이나 금속층을 증착하는 것이 어려울 수 있다.
또다른 문제점은 이 차세대 물질의 기계적 강도로서, 이는 화학-기계식 폴리싱과 같이 혹독한 처리과정을 견딜수 있는 능력에 관한 것이다. 가령, 도 1f의 금속2층(120)을 유전체층(114) 상부면까지 화학-기계식 폴리싱하기 위하여, 유전체층(114)은 오늘날의 저유전율 물질에 비해 화학-기계식 폴리싱 처리에 기계적으로 견디는 것이 더 양호할 것이다. 화학-기계식 폴리싱 처리에 견딜만한 기계적 강도를 갖추지 못한 물질로 만들어진 유전체층은 금속선을 형성하는 트렌치의 변이를 유발할 수 있고, 유전체층 일부에 구조적 통일성 결여를 나타낼 수도 있다. 더욱이, 금속 증착에 도움이 되는 유전체층의 상부면에 평탄한 레벨을 유지하는 것이 어려울 수 있다. 화학-기계식 폴리싱과 유전체층의 상호작용은 유전체층 상부면에 변화를 일으킬 수 있다. 이 변화의 예로는 상부면의 휨이나, 나선형 구리를 가지는 점 등을 예로 들 수 있다. 이 변화들은 추가적인 층들의 생성과 함께 전파할 수 있다.
또다른 문제점은 유전층에서 에칭된 구멍의 적절한 수직 프로파일을 유지하는 것과 관련된 문제이다. 가능한 부정적 효과는 측벽의 휨이나 기울어짐, 금속1층 상부나 구멍 하부면 상의 잔여물을 포함한다. 중대한 도전이 포토레지스트 제거와 함께 발생할 수 있고, 포토레지스트 제거는 에칭 화학물질을 변경시킨다. 이는 사용되는 유전체 물질이 에칭 화학물질에 민감한 경우, 구멍의 수직 프로파일에 영향을 준다. 현재 사용되는 해법은 유전체층 증착에 이어 유전체층 위에 산화물캡층을 증착하는 것이다.
따라서, 구리 및 저유전율 물질과 같은 개선된 물을 이용하여 소자 크기 축소에 연관된 앞서 언급한 문제점을 방지하면서 최소한으로 집적된 소자에 금속화층을 형성하는 방법이 존재한다.
본 발명은 반도체 소자에 관한 것이고, 특히 리소그래피 기술을 이용하여 물결 무늬 금속층을 형성하는 개선된 방법에 관한 것이다.
도 1a-g는 공지 기술에 따른 물결무늬 기술을 이용한 금속화층 형성 순서를 나타내는 도면.
도 2a-h는 단일 물결무늬 처리에서 본 발명의 제 1 실시예에 따른 금속화층 형성 순서를 나타내는 도면.
도 3a-f는 이중 물결무늬 처리에서 본 발명의 제 2 실시예에 따른 금속화층 형성 순서를 나타내는 도면.
본 발명의 용도에 따라, 적층구조에 금속화층을 형성하는 개선된 방법이 공개된다. 발명의 한 실시예에서, 금속선 형성을 위해 적층구조를 따라 리소그래피 물결무늬 에칭을 실행하는 방법이 공개된다. 기판위에 배치되는 적층구조는 하부층을 포함한다. 리소그래피 물결무늬 에칭을 실행하는 방법은, 적층구조 위에 포토레지스트층을 증착하고, 적층구조의 하부층 위에 트렌치가 위치하도록 포토레지스트층에 트렌치를 형성하며, 포토레지스트층의 상부면 위에 금속층을 증착하고 트렌치를 채우며, 금속선의 상부면 형성을 위해 포토레지스트층 상부면 금속층을 평면화시키고, 금속선 주위에 간격을 남기며 포토레지스트층을 제겅하며, 그리고 금속선 상부면 레벨까지 금속선 주변 간격을 채우도록 유전체 물질을 증착하는, 이상의 단계를 포함한다.
발명의 또다른 실시예에서, 전기적 상호연결부와 동시에 금속선을 형성하기 위해 적층구조를 따라 리소그래피 이중 물결무늬 에칭을 실행하는 방법이 공개된다. 이 적층구조는 기판 위에 배열되고, 하부층을 포함한다. 이 방법은 먼저, 적층구조 위에 제 1 포토레지스트층을 증착하고, 제 1 포토레지스트층에 구멍을 형성하며, 적층구조의 하부층 위에 구멍을 위치시키고, 제 1 포토레지스트층 위에 제 2 포토레지스트층을 증착하고 구멍을 채우며, 제 2 포토레지스트층에 트렌치를 형성하고, 제 1 포토레지스트층을 통해 트렌치 하부의 바이어를 형성하는, 이상의 단계를 포함한다. 바이어는 제 1 포토레지스트층보다 먼저 형성되는 구멍과 부합하며, 트렌치는 바이어 단면이 트렌치 단면 내에 완전히 배치되도록 바이어 상에서 정렬된다. 이 처리 과정은 계속되어, 제 2 포토레지스트층의 상부면 위에 금속층을 증착하고 트렌치 및 바이어를 채우며, 금속선 상부면 형성을 위해 제 2 포토레지스트층의 상부면 수준까지 금속층을 평면화시키고, 금속선 아래의 금속 플러그와 금속선 주위에 간격을 남기면서 제 1, 2 포토레지스트층을 제거하고, 금속선 상부면까지 금속선 하부의 금속 플러그와 금속선 주변의 간격을 채우도록 유전 물질을 증착하는, 이상의 단계를 추가로 포함한다.
본 발명은 첨부 도면을 바탕으로 몇가지 실시예를 들어 설명될 것이다.
발명은 적층구조를 따라 리소그래피 물결무늬 에칭을 실행하는 개선된 방법에 관한 것이다. 발명에 따라, 자체적으로 금속화층을 형성하기 위해, 또는 하부 소자층에 대한 전기연결부와 동시에 금속화층을 형성하기 위해 리소그래피 단일/이중 물결무늬 처리에서 포토레지스트는 희생층으로 사용된다.
발명의 한 실시예에서, 금속 증착에 적절한 트렌치가 포토레지스트층에 형성된다. 설명되는 실시예에서, 포토레지스트층의 상부면을 부가적인 확산 장벽층이 덮으며, 금속 증착 준비를 위해 트렌치 내면을 또한 덮는다. 금속 증착은 확산 장벽층 위에서 발생하고, 트렌치를 채우며, 포토레지스트층 상부면에서 계속된다. 확산 장벽층은 일부 경우에 생략될 수 있다. 가령, 증착 금속이 유전 물질로 확산해들어가는 것이 중요한 문제가 아닐 경우에 생략될 수 있다. 증착된 물질은 금속선 형성을 위해 포토레지스트층 상부면 수준까지 평면화되고, 이어서 포토레지스트가 제거되고, 포토레지스트의 제거에 의해 남는 간격을 채우기 위해 금속선 주변에 유전 물질의 증착이 이어진다.
발명의 또다른 실시예에서, 금속 증착에 적절한 트렌치가 제 2 포토레지스트층에 형성된다. 트렌치는 제 1 포토레지스트층을 따라 형성되어 하부층에 연결하는 하부 바이어와 함께 정렬된다. 기술되는 실시예에서, 제 1 포토레지스트층에 구멍이 형성된다. 먼저 형성된 구멍을 채우고 제 1 포토레지스트층 위에 제 2 포토레지스트층을 형성하기 위해, 제 1 포토레지스트층 위에 제 2 포토레지스트 물질이 증착된다. 제 2 포토레지스트층에 트렌치를 형성하기 위해, 그리고 제 1 포토레지스트층을 따라 앞서 형성된 구멍과 일치하는 하부 바이어를 형성하기 위해, 제 2 포토레지스트 물질의 일부가 제거된다. 이 하부 바이어는 제 2 포토레지스트층 증착 중 제 1 포토레지스트층에 먼저 형성된 구멍을 채우는 제 2 포토레지스트 물질을 제거한다. 그 결과, 제 2 포토레지스트층의 트렌치가 제 1 포토레지스트층의 하부 바이어와 정렬된다. 그후, 확산 장벽층이 제 2 포토레지스트층 상부면 위, 트렌치 내면 위, 하부 바이어 위에 형성될 수 있고, 이어서 금속 증착이 일어나 제 2 포토레지스트층 상부면뿐 아니라 트렌치 및 하부 바이어를 채운다. 또한, 확산 장벽층이 별달리 필요하지 않은 경우엔 생략될 수도 있다. 바이어를 가지는 금속선 형성을 위해 제 2 포토레지스트층의 상부면까지 증착 금속이 평면화되고, 이어서 두 포토레지스트층이 제거된다. 이때 금속선 주위에 간격을 남긴다. 이 간격은 유전 물질 증착에 의해 채워진다.
도 2a-h는 본 발명의 한 태양에 다른 개선된 리소그래피 단일 물결무늬 기술을 이용한 금속화층 형성 순서를 도시한다. 도 2a는 기판(206) 위에 배치된 금속1층(204)을 가지는 적층구조(202)를 도시한다. 금속1영역(208)은 금속1층(204) 내의 선이거나 바이어일 수 있고, 바이어 체인일 수도 있다. 유전체 영역(210, 212)은 금속1영역(208)을 다른 금속선이나 바이어로부터 절연시킨다. 도면에 도시되지는 않으나, 적층구조(202)는 일련의 층 내의 한 개의 층을 나타낼 수 있고, 기판(206)은 그 하부에 여러 처리/소자 층을 가질 수 있다. 하부 금속1층(206)에 연결되는 바이어나 금속선을 가지는 범주에서 본 발명이 기술되지만, 리소그래피 물결무늬 공정은 하부층이 금속층임을 요구하지는 않는다. 실제로, 어떤 하부층이나 하부 구조도 창의적인 리소그래피 물결무늬 처리에 이용하기에 적절할 수 있다.
도 2b는 금속1층(204) 위에 형성되는 포토레지스트층(214)을 도시한다. 포토레지스트층(214)은 구멍(216) 제공을 위해 기존 포토리소그래피 처리를 이용하여 패턴처리된다. 포토레지스트 마스크로 일반적으로 이용되는 표준 폴리머는 장벽층의 현상(development)과 구리 증착 처리에 견딜만큼 충분한 열적 안정성과 진공 안정성을 지녀야한다. 그러나 일부 경우에, 포토레지스트 물질은 장벽층 현상 및 구리 증착에 사용되는 표준형 온도 범위를 견디게 하는 원자외선(deep UV)이나 교차결합과 같은 일부 인성향상 처리를 필요로할 수 있다.
도 2c는 구멍(216) 내면과 포토레지스트층(214) 상부면 위에 형성되는 코팅을 이루는 부가적인 확산 장벽층(218)을 도시한다. 확산 장벽층의 한가지 목적은 구리 분자나 이온이 유전 물질로 누출되는 것을 방지하고, 유전 물질의 성질을 변경시킬 수 있는 불순물을 구리 분자나 이온이 형성하는 것을 방지하는 것이다. 확산 장벽층은 구리를 이용한 물결무늬 처리에 자주 사용된다. 확산 장벽층(218)은탄탈륨이나 질화탄탈륨을 포함할 수 있고 스퍼터 증착 소스에 의해 증착되는 것이 일반적이며, 이는 탄탈륨 타겟과 질소 분위기를 이용한 반응성 스퍼터링이다. 장벽층은 섭씨 300도의 온도에서 증착되는 것이 일반적이고, 이는 섭씨 120도의 온도에서 유동하는 경향을 보이는 포토레지스트 물질의 이용과 호환될 수 없다. 그러나, 포토레지스트 물질은 섭씨 200도에 달할때까지 유동하지 않도록 교차 결합에 의해 안정화될 수 있다. 따라서, 확산 장벽층의 증착은 섭씨 200도 이하의 온도에서 실행되는 것이 선호되고, 120도 이하의 온도가 가장 선호된다. 섭씨 영하 50도의 온도에서 확산 장벽층(218)이 증착될 수도 있지만, 보다 고온에서 확산 장벽층(218)을 증착할 때 생산량의 장점이 있기 때문에 균형이 이루어질 필요가 있다. 일반적으로, 저온 증착은 포토레지스트를 더 안정화시키는 경향이 있고 고온 증착은 확산 장벽층 증착의 생산량을 증가시키는 경향이 있다.
도 2d는 확산 장벽층(218) 위에 금속2층(220)이 증착된 후의 도면이다. 금속2층(220)은 구리, 알루미늄, 티타늄, 백금, 또는 이들의 합금을 포함할 수 있다. 금속2층 증착은 구멍(216)을 채우고, 포토레지스트층(214) 상부면 위에 배치된다. 금속 증착은 포토레지스트가 유동하거나 타지 않는 온도에서 달성될 수 있지만, 다른 인자는 최적의 금속 증착 온도 결정에 중요한 역할을 할 수 있다. 가령, 구리는 틈 생성, 표면 거침, 응집작용과 같은 문제를 방지하기 위해 영하 50도의 저온에서 전기화학적 증착에 의해 최적으로 증착된다. 구리 증착 기술의 한 예는 Novellus Systems Inc.의 Klawuhn 외 다수에 의한 "Integration of Cu Electroplating Technology with Physical Vapor Deposition of Ta and Cu SeedLayers Using a Hollow Cathode Magnetron Plasma Source"에 기술되어 있다.
금속2층(220)은 금속선(222) 형성을 위해 포토레지스트층(214)의 상부면까지 평면화된다. 이때 포토레지스트층(214) 상부면 위의 확산 장벽층(218) 부분이 제거되며, 구멍(216) 내면을 덮는 확산 장벽층(218)의 일부를 남긴다. 이것이 도 2e에 잘 나타나 있다. 평면화는 화학-기계식 폴리싱에 의해 달성될 수 있고, 이 폴리싱은 알루미늄, 구리, 티타늄, 등과 같이 마찰이나 화학적으로 폴리싱되어 없어질 수 있는 금속에 적용된다. 포토레지스트층이 결국엔 없어질 희생층이기 때문에 포토레지스트층의 상부면 프로파일이 어떤 조건을 가지는 지는 하찮은 일이다. 오직 한가기 요구사항은 금속선 상부가 관련되 있는 한, 평탄한 표면을 유지해야한다는 것이다.
도 2f는 표준 습식 화학처리와 같은 기존 방법에 의해 포토레지스트층(214)이 제거된 후의 적층구조(202)의 도면이다. 포토레지스트의 제거는 포토레지스트층(214)에 의해 이전에 점유된 금속선(222) 주위에 간격을 남긴다.
도 2g는 금속선(222) 위에 캡층(224)을 증착하는 부가 단계를 도시한다. 캡층(224)은 화학 증기 증착법에 의해 증착되는 질화규소를 포함할 수 있다. 확산 장벽층(218)과 마찬가지로, 캡층(224) 역시 불필요한 경우에는, 가령, 금속의 유전 물질로의 확산이 중요하지 않을 경우, 캡층(224)이 생략될 수 있다.
도 2h는 유전 물질이 금속선(222) 주변의 간격에 증착된 후유전층(226)을 형성했을 때의 적층구조(202)의 도면이다. 유전층은 스핀-온 기술에 의해 증착될 수 있고, 저유전율 물질을 포함할 수 있다. 상기 저유전율 물질은 예를 들어, 100% 유기질이며 양호한 간격 채움 성질을 가진다. 차세대 물질의 두 범주는 스핀-온 폴리머(spin-on polymer)라 불리는 유기질 저유전율 물질과, 스핀-온 폼(spin-on foam)이라 불리는 에어로겔 저유전율 물질을 포함한다. 유기질 저유전율 물질은 캘리포니아 Sunnyvale 소재 Allied signal의 MI 및 FLARE와, Midland 소재 Dow Chemicals의 BCB 및 SiLK를 포함한다. BCB는 실리콘 내장 유기질 물질이지만, SiLK 및 FLARE는 100% 유기질이다. 에어로겔 저유전율 물질의 예는 텍사스주 달라스 소재 Texas Instruments의 크세로겔(xerogel)과, Allied Signal의 나노포로스 글래스(nanoporous glass)를 포함한다. 이 저유전율 물질은 우수한 간격채움 성질을 가지며, 0.1㎛ 폭의 간격에도 양호한 평면화를 보인다. 그러나, 발명은 이들 물질에 제한되지 아니하며, 적절한 간격채움 성질을 가지는 여러 다른 유전 물질을 이용할 수 있다.
도 3a-f는 본 발명의 한 태양에 따라 개선된 리소그래피 이중 물결무늬 기술을 이용하여 하부 바이어와 동시에 금속화층을 형성하는 단순화된 순서도를 도시한다. 도 3a는 기판 위와 제 1 포토레지스트층(308) 아래 배치되는 금속1층(304)을 가지는 적층구조(302)의 사시도이다. 기존 포토리소그래피 기술에 의해 제 1 포토레지스트층(308)에 구멍(310, 312)이 형성된다. 금속1영역(314)은 금속1층(304)의 선이거나 바이어일 수 있고, 바이어 체인일 수도 있다. 하부의 금속1층에 연결된 금속선이나 바이어를 가지는 범주에서 본 발명이 논의되지만, 리소그래피 물결무늬 공정은 하부층이 금속층이어야함을 요구하지는 않을 것이다. 실제로, 창의적인 리소그래피 물결무늬 공정에 사용하려고 하면 어떤 하부 층이나 구조도 적절하다. 도면에 도시되지는 않으나, 적층구조(302)는 일련의 층 내의 한 개 층을 나타낼 수 있고, 기판(306)은 하부에 배치된 여러 공정/장치 층을 가질 수 있다.
도 3b는 제 2 포토레지스트층(316)이 제 1 포토레지스트층(308) 위에 형성되고 구멍(310, 312)을 채운 후의 적층구조(302)의 단면도이다. 제 1, 2 포토레지스트층은 각각 양성 포토레지스트 및 음성 포토레지스트일 수 있고, 그 역일 수도 있다. 기존 포토리소그래피 기술을 이용하여, 트렌치(318)가 제 2 포토레지스트층(316)에 형성되고, 그 하부에 바이어(320)가 제 1 포토레지스트층(308)에 함께 형성된다. 바이어(320)는 제 1 포토레지스트층(308)을 통해 최초 형성된 구멍과 일치한다. 바이어(320)는 바이어와 구멍 사이에 겹쳐짐이 있을 경우 구멍과 일치한다. 바이어와 구멍이 동일 크기, 동일축, 동일 형태를 가져야한다는 것은 아니다.
제 2 포토레지스트 물질의 제거는 두 개의 마스크를 이용하여 달성될 수 있다. 즉, 바이어의 제 2 포토레지스트 물질을 제거하기 위한 제 1 마스크와 트렌치의 물질을 제거하기 위한 제 2 마스크를 이용할 수 있다. 하부 바이어(320)와 함께 트렌치(318)를 형성하는 또다른 대안의 방법은 1) 적층구조(302) 위에 한 개만의 포토레지스트층을 증착하고, 2) 제 1 강도의 광에 포토레지스트층의 제 1 비-마스킹 부분을 노출시킴으로서 포토레지스트층을 통해 뻗어가는 하부 바이어(320)를 형성하며, 3) 포토레지스트층의 제 2 비-마스킹 부분을 제 2 강도의 광에 노출시킴으로서 트렌치(318)를 형성하는, 이상의 단계로 이루어진다. 제 2 강도의 광은 제 1 강도보다 작아서, 최종 트렌치가 포토레지스트층의 두께보다 작은 깊이를 가진다.도 3b의 단면도에 상응하는 적층구조(302)의 사시도가 도 3c에 도시된다.
도 3d는 제 2 포토레지스트층(316)의 상부면과 트렌치(318) 및 하부 바이어(320) 내면 위에 형성되는 부가적 확산 장벽층(322)의 도면이다. 리소그래피 단일 물결무늬 기술에서 앞서 기술한 바와 같이, 확산 장벽층은 포토레지스트가 유동하거나 타오르기 이전의 온도에서 증착되는 것이 선호되고, 유전체 물질로의 금속 확산이 중요하지 않는 경우와 같은 때에 생략될 수도 있다.
확산 장벽층(322) 위에 금속2층이 증착되어, 트렌치(318) 및 하부 바이어(320)를 채우고, 제 2 포토레지스트층(316) 상부면을 덮는다. 금속2층은 예를 들어, 구리, 알루미늄, 티타늄, 백금, 또는 이들의 합금을 포함할 수 있다. 금속2층은 화학-기계식 폴리싱에 의해 제 2 포토레지스트층(316) 상부면까지 평면화되어, 하부 금속접점(326)과 금속선(324)을 형성한다. 제 2 포토레지스트층(316) 상부면 위에 위치하는 확산 장벽층(322) 부분이 제거되고, 트렌치(318) 및 하부 바이어(320) 내면을 덮는 확산 장벽층(322) 부분을 남긴다. 그후, 습식 에칭법 등을 이용하여 포토레지스트층(308, 316)이 제거되어, 금속선(324)과 하부 금속접점(326) 주변에 간격을 남긴다. 이어서, 상부 사시도로부터 가려지지 않는 적층구조 부분 위에 캡층(328)을 형성하는 부가적 단계가 이어진다. 이 캡층(328)은 금속선(324)과 금속1층(304) 부분을 덮는 불연속 캡층으로 변화된다. 확산 장벽층(322)과 마찬가지로, 캡층(328)은 불필요할 경우 생략될 수 있다. 도 3e는 유전 물질을 간격에 증착하기 전의 사시도이고, 이 구조는 금속 1층(304)과 접촉하면서 금속 1층(304) 위에 위치하는 하부 금속접점(326)을 가지는 금속선(324)이다. 도3f는 유전층(330)이 간격으로 증착된 후 도 3e의 단면도다. 유전층(330)은 양호한 간격채움 성질을 가지기만 한다면 어떤 유전물질도 될 수 있다.
개선된 리소그래피 물결무늬 기술은 프로파일 제어 및 물질 성질에 관한, 예를 들어 금속 에칭성, 다공성, 유전 물질의 기계적 강도 등에 관한 기존 방법에서 부닥치는 여러 문제점을 해결할 수 있는 여러 내재적 장점을 가진다. 개선된 리소그래피 물결무늬 기술은 산업 표준인 고도 특성화 공정의 포토리소그래피를 통해 수직 프로파일을 구축한다. 이는 포토레지스트 제거의 부정적 영향과 같이, 그리고 금속층 상부나 구멍 하부면 상의 잔여물이나 측벽의 휨이나 기울어짐과 같은 여러 다른 부정적 효과와 같이, 유전층 에칭으로부터 발생하는 관련사항을 제거한다. 포토레지스트 이용은 금속 증착용으로 부드럽고 연속적인 표면을 제공하고, 이는 물질의 다공성 문제를 제거한다. 더욱이, 포토레지스트는 충분히 강도를 지녀서, 그 프로파일을 변화시키지 않으면서 화학-기계식 폴리싱과 같은 평면화 처리를 견딜 수 있다. 그리고 포토레지스트는 결국 제거될 희생층이기 때문에, 상부면의 부드러운 프로파일을 유지하는 것은 불필요하다. 이 방법은 이러한 혹독한 기능을 수행할만큼 충분한 기계적 강도를 지니지 않은 유전 물질의 이용에 관한 관심을 제거하며, 차세대 물결무늬 장치를 위해 고려되는 스핀-온 유전체의 이용을 가능하게 하여, 차세대 물질의 양호한 간격채움 성질을 이용한다. 더욱이, 이 개선된 기술은 에칭가능한 금속에 제한의 결점없이 유전체 특징부를 금속선이 형성하도록 한다.

Claims (52)

  1. 기판 위에 배치된 적층구조 상에서 리소그래피 물결무늬 에칭을 실행하는 방법으로서, 상기 적층구조는 하부층을 포함하고, 상기 방법은,
    - 상기 적층구조 위에 포토레지스트층을 증착하고,
    - 상기 포토레지스트층에 트렌치를 형성시키고, 상기 포토레지스트층의 나머지 부분은 남겨두며, 이때 상기 트렌치는 상기 적층구조의 상기 하부층 위에 위치하고,
    - 상기 포토레지스트층의 상부면 위에 금속층을 증착하고 상기 트렌치를 채우며,
    - 금속선 상부면 형성을 위해 상기 포토레지스트층의 상기 상부면까지 상기 금속층을 평면화시키고,
    - 상기 포토레지스트층의 상기 나머지 영역을 제거하여, 상기 금속선 주변에 간격을 형성하며,
    - 상기 금속선 상부면까지 상기 금속선 주변의 상기 간격을 채우기 위해 유전 물질을 증착하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 방법은 확산 장벽층을 증착하는 단계를 추가로 포함하고, 상기 확산 장벽층은 상기 트렌치 내면 위와 상기 포토레지스트층 상부면 위에 코팅을 형성하는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서, 상기 확산 장벽층은 탄탈륨을 포함하는 것을 특징으로 하는 방법.
  4. 제 2 항에 있어서, 상기 확산 장벽층은 질화탄탈륨을 포함하는 것을 특징으로 하는 방법.
  5. 제 2 항에 있어서, 상기 확산 장벽층은 섭씨 200도 미만의 온도에서 증착되는 것을 특징으로 하는 방법.
  6. 제 2 항에 있어서, 상기 확산 장벽층이 섭씨 120도 미만의 온도에서 증착되는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서, 상기 금속층이 알루미늄을 포함하는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서, 상기 금속층이 구리를 포함하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서, 상기 구리가 영하 50도의 온도에서 증착되는 것을 특징으로 하는 방법.
  10. 제 1 항에 있어서, 상기 유전 물질은 저유전율 물질을 포함하는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서, 상기 저유전율 물질은 유기질 저유전율 물질을 포함하는 것을 특징으로 하는 방법.
  12. 제 10 항에 있어서, 상기 저유전율 물질은 에어로겔 저유전율 물질을 포함하는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서, 상기 에어로겔 저유전율 물질은 나노포러스 글래스(nanoporous glass)를 포함하는 것을 특징으로 하는 방법.
  14. 제 1 항에 있어서, 상기 금속선 주변의 상기 간격을 채우기 위해 상기 유전물질을 증착하기 앞서, 상기 금속선과 상기 적층구조 위에 캡층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  15. 제 14 항에 있어서, 상기 캡층은 질화규소를 포함하는 것을 특징으로 하는 방법.
  16. 제 1 항에 있어서, 상기 하부층은 금속1층을 포함하는 것을 특징으로 하는 방법.
  17. 제 1 항에 있어서, 상기 유전 물질 증착은 스핀-온 기술에 의해 달성되는 것을 특징으로 하는 방법.
  18. 제 1 항에 있어서, 상기 금속층 평면화는 화학-기계식 폴리싱 기술에 의해 달성되는 것을 특징으로 하는 방법.
  19. 제 1 항에 있어서, 상기 포토레지스트층의 상기 나머지 영역을 제거하는 단계는 습식 에칭 기술에 의해 달성되는 것을 특징으로 하는 방법.
  20. 제 1 항에 있어서, 상기 기판은 집적 회로 제작에 사용되는 것을 특징으로 하는 방법.
  21. 제 1 항에 있어서, 상기 기판은 DRAM 제작에 사용되는 것을 특징으로 하는 방법.
  22. 기판 위에 배치되는 적층구조 상에서 리소그패피 이중 물결무늬 에칭을 실행하는 방법으로서, 상기 적층구조는 하부층을 포함하고, 상기 방법은,
    - 상기 적층구조 위에 제 1 포토레지스트층을 증착하고,
    - 상기 제 1 포토레지스트층의 상부면에 구멍을 형성하며, 상기 제 1 포토레지스트층의 나머지 영역은 그대로 유지하며, 이때 상기 구멍은 상기 적층구조의 상기 하부층 위에 위치하며,
    - 상기 제 1 포토레지스트층 위에 제 2 포토레지스트층을 증착하고 상기 구멍을 채우며,
    - 상기 제 2 포토레지스트층의 상부면에 트렌치를 형성하고, 상기 제 1 포토레지스트층을 따라 상기 트렌치 하부에 바이어를 형성하며, 이때 상기 바이어는 상기 구멍과 일치하고, 상기 트렌치는 상기 바이어와 통하며,
    - 상기 제 2 포토레지스트층의 상기 상부면 위에 금속층을 증착하고, 상기 트렌치와 상기 바이어를 채우며,
    - 금속선 상부면을 형성하기 위해 상기 제 2 포토레지스트층의 상기 상부면까지 상기 금속층을 평면화하고,
    - 상기 제 1, 2 포토레지스트층을 제거하고, 상기 금속선과 상기 금속선 아래 위치하는 하부 금속 플러그 주변에 간격을 남기며,
    - 상기 금속선의 상기 상부면까지 상기 금속선과 상기 금속선 아래 배치되는 상기 하부 플러그 주변의 상기 간격을 채우기 위해 유전 물질을 증착하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
  23. 제 22 항에 있어서, 상기 제 1 포토레지스트층이 양성 포토레지스트를 포함하고, 상기 제 2 포토레지스트층이 음성 포토레지스트를 포함하는 것을 특징으로 하는 방법.
  24. 제 22 항에 있어서, 상기 제 1 포토레지스트층은 음성 포토레지스트를 포함하고, 상기 제 2 포토레지스트층은 양성 포토레지스트를 포함하는 것을 특징으로 하는 방법.
  25. 제 22 항에 있어서, 상기 금속층이 알루미늄을 포함하는 것을 특징으로 하는 방법.
  26. 제 22 항에 있어서, 상기 금속층이 구리를 포함하는 것을 특징으로 하는 방법.
  27. 제 26 항에 있어서, 상기 구리는 영하 50도에서 증착되는 것을 특징으로 하는 방법.
  28. 제 22 항에 있어서, 상기 유전 물질은 저유전율 물질을 포함하는 것을 특징으로 하는 방법.
  29. 제 28 항에 있어서, 상기 저유전율 물질은 유기질 저유전율 물질을 포함하는 것을 특징으로 하는 방법.
  30. 제 28 항에 있어서, 상기 저유전율 물질은 에어로겔 저유전율 물질을 포함하는 것을 특징으로 하는 방법.
  31. 제 30 항에 있어서, 상기 에어로겔 저유전율 뮬질은 나노포로스 글래스(nanoporous glass)를 포함하는 것을 특징으로 하는 방법.
  32. 제 22 항에 있어서, 상기 금속선과 상기 금속선 아래 배치되는 하부 금속 플러그 주변의 상기 간격을 채우기 위해 상기 유전 물질을 증착하기 전에 상기 금속선 위에 캡층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  33. 제 32 항에 있어서, 상기 캡층은 질화규소를 포함하는 것을 특징으로 하는 방법.
  34. 제 22 항에 있어서, 상기 하부층은 금속1층을 포함하는 것을 특징으로 하는 방법.
  35. 제 22 항에 있어서, 상기 유전물질 증착은 스핀-온 기술에 의해 이루어지는것을 특징으로 하는 방법.
  36. 제 22 항에 있어서, 상기 금속층 평면화는 화학-기계식 폴리싱 기술에 의해 실행되는 것을 특징으로 하는 방법.
  37. 제 22 항에 있어서, 상기 기판은 집적 회로 제작에 사용되는 것을 특징으로 하는 방법.
  38. 제 22 항에 있어서, 상기 기판이 DRAM 제작에 사용되는 것을 특징으로 하는 방법.
  39. 제 22 항에 있어서, 상기 방법은 확산 장벽층을 증착하는 단계를 추가로 포함하고, 이때 상기 확산 장벽층은 상기 포토레지스트층 상부면과 상기 트렌치 내면 위에 코팅을 형성하는 것을 특징으로 하는 방법.
  40. 제 39 항에 있어서, 상기 확산 장벽층은 탄탈륨을 포함하는 것을 특징으로 하는 방법.
  41. 제 39 항에 있어서, 상기 확산장벽층은 질화탄탈륨을 포함하는 것을 특징으로 하는 방법.
  42. 제 39 항에 있어서, 상기 확산 장벽층은 섭씨 200도 이하에서 증착되는 것을 특징으로 하는 방법.
  43. 제 39 항에 있어서, 상기 확산 장벽층은 섭씨 120도 이하에서 증착되는 것을 특징으로 하는 방법.
  44. 기판 위에 배치되는 적층구조 상에 리소그래피 이중 물결무늬 에칭을 실행하는 방법으로서, 상기 적층구조는 하부층을 포함하며, 상기 방법은,
    - 상기 적층구조 위에 상부면을 가지는 포토레지스트층을 증착하고,
    - 상기 포토레지스트층의 제 1 비마스킹 부분을 제 1 강도의 광에 노출시킴으로서 상기 포토레지스트층에 바이어를 형성하며, 이때 상기 바이어는 상기 포토레지스트층을 따라 뻗어가고, 상기 바이어는 상기 적층구조의 상기 하부층 위에 위치하며,
    - 상기 포토레지스트층의 제 2 비-마스킹 부분을 제 2 강도의 광에 노출시킴으로서 상기 포토레지스트층에 트렌치를 형성하고, 이때 상기 제 2 강도의 광은 상기 제 1 강도보다 작아서, 상기 트렌치가 상기 포토레지스트층의 두께보다 작은 깊이를 가지며, 상기 트렌치는 상기 바이어와 통하고,
    - 상기 포토레지스트층으 상기 상부면 위에 금속층을 증착하고, 상기 트렌치 및 상기 바이어를 채우며,
    - 금속선 상부면 형성을 위해 상기 포토레지스트층의 상기 상부면 수준까지 상기 금속층을 평면화하고,
    - 상기 금속선과 상기 금속선 아래의 하부 금속 플러그 주변에 간격을 남기면서 상기 포토레지스트층을 제거하고,
    - 상기 금속선 상부면까지 상기 금속선과 상기 금속선 아래 하부 플러그 주변의 상기 간격을 채우기 위해 유전 물질을 증착하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
  45. 제 44 항에 있어서, 상기 금속선과 상기 금속선 아래 하부 금속 플러그 주변의 상기 간격을 채우기 위해 상기 유전 물질을 증착하기 전에 상기 금속선 위에 캡층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  46. 제 44 항에 있어서, 상기 방법은 확산 장벽층을 증착하는 단계를 추가로 포함하고, 이때 상기 확산 장벽층은 상기 포토레지스트층의 상부면과 상기 트렌치 내면 위에 코팅을 형성하는 것을 특징으로 하는 방법.
  47. 제 46 항에 있어서, 상기 확산 장벽층은 탄탈륨을 포함하는 것을 특징으로 하는 방법.
  48. 제 46 항에 있어서, 상기 확산 장벽층은 질화탄탈륨을 포함하는 것을 특징으로 하는 방법.
  49. 제 46 항에 있어서, 상기 확산 장벽층은 섭씨 200도 이하에서 증착되는 것을 특징으로 하는 방법.
  50. 제 46 항에 있어서, 상기 확산 장벽층은 섭씨 120도 이하에서 증착되는 것을 특징으로 하는 방법.
  51. 제 44 항에 있어서, 상기 금속층이 구리를 포함하는 것을 특징으로 하는 방법.
  52. 제 51 항에 있어서, 상기 구리는 영하 50도의 온도에서 증착되는 것을 특징으로 하는 방법.
KR1020017008620A 1999-01-08 2000-01-06 물결무늬 금속화층 생성을 위한 리소그래피 방법 KR100706380B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/227,222 1999-01-08
US09/227,222 US6146986A (en) 1999-01-08 1999-01-08 Lithographic method for creating damascene metallization layers

Publications (2)

Publication Number Publication Date
KR20010110334A true KR20010110334A (ko) 2001-12-13
KR100706380B1 KR100706380B1 (ko) 2007-04-10

Family

ID=22852257

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017008620A KR100706380B1 (ko) 1999-01-08 2000-01-06 물결무늬 금속화층 생성을 위한 리소그래피 방법

Country Status (5)

Country Link
US (1) US6146986A (ko)
JP (1) JP2003518325A (ko)
KR (1) KR100706380B1 (ko)
TW (1) TW469502B (ko)
WO (1) WO2000041224A2 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6541371B1 (en) * 1999-02-08 2003-04-01 Novellus Systems, Inc. Apparatus and method for depositing superior Ta(N)/copper thin films for barrier and seed applications in semiconductor processing
US6259160B1 (en) * 1999-04-21 2001-07-10 Advanced Micro Devices, Inc. Apparatus and method of encapsulated copper (Cu) Interconnect formation
US6413854B1 (en) * 1999-08-24 2002-07-02 International Business Machines Corp. Method to build multi level structure
US6734559B1 (en) * 1999-09-17 2004-05-11 Advanced Micro Devices, Inc. Self-aligned semiconductor interconnect barrier and manufacturing method therefor
US6372632B1 (en) * 2000-01-24 2002-04-16 Taiwan Semiconductor Manufacturing Company Method to eliminate dishing of copper interconnects by the use of a sacrificial oxide layer
US6303486B1 (en) * 2000-01-28 2001-10-16 Advanced Micro Devices, Inc. Method of fabricating copper-based semiconductor devices using a sacrificial dielectric layer and an unconstrained copper anneal
US6355555B1 (en) * 2000-01-28 2002-03-12 Advanced Micro Devices, Inc. Method of fabricating copper-based semiconductor devices using a sacrificial dielectric layer
JP4342075B2 (ja) * 2000-03-28 2009-10-14 株式会社東芝 半導体装置およびその製造方法
TW447021B (en) * 2000-06-19 2001-07-21 United Microelectronics Corp Method for preventing photoresist residue in a dual damascene process
US6531407B1 (en) * 2000-08-31 2003-03-11 Micron Technology, Inc. Method, structure and process flow to reduce line-line capacitance with low-K material
US6803314B2 (en) * 2001-04-30 2004-10-12 Chartered Semiconductor Manufacturing Ltd. Double-layered low dielectric constant dielectric dual damascene method
US6583043B2 (en) 2001-07-27 2003-06-24 Motorola, Inc. Dielectric between metal structures and method therefor
US6899857B2 (en) * 2001-11-13 2005-05-31 Chartered Semiconductors Manufactured Limited Method for forming a region of low dielectric constant nanoporous material using a microemulsion technique
US7023093B2 (en) * 2002-10-24 2006-04-04 International Business Machines Corporation Very low effective dielectric constant interconnect Structures and methods for fabricating the same
US7132306B1 (en) * 2003-12-08 2006-11-07 Advanced Micro Devices, Inc. Method of forming an interlevel dielectric layer employing dielectric etch-back process without extra mask set
US20060115981A1 (en) * 2004-12-01 2006-06-01 Jyu-Horng Shieh Forming a dual damascene structure without ashing-damaged ultra-low-k intermetal dielectric
JP5180426B2 (ja) * 2005-03-11 2013-04-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5204370B2 (ja) * 2005-03-17 2013-06-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS588579B2 (ja) * 1975-08-20 1983-02-16 松下電器産業株式会社 ハンドウタイソウチノセイゾウホウホウ
JPS5626450A (en) * 1979-08-13 1981-03-14 Hitachi Ltd Manufacture of semiconductor device
US4702792A (en) * 1985-10-28 1987-10-27 International Business Machines Corporation Method of forming fine conductive lines, patterns and connectors
GB2233820A (en) * 1989-06-26 1991-01-16 Philips Nv Providing an electrode on a semiconductor device
US5149615A (en) * 1991-01-08 1992-09-22 The Boeing Company Method for producing a planar surface on which a conductive layer can be applied
JP2555825B2 (ja) * 1991-11-26 1996-11-20 株式会社ノーリツ 風呂運転装置
US5516625A (en) * 1993-09-08 1996-05-14 Harris Corporation Fill and etchback process using dual photoresist sacrificial layer and two-step etching process for planarizing oxide-filled shallow trench structure
US5503961A (en) * 1994-11-02 1996-04-02 International Business Machines Corporation Process for forming multilayer lift-off structures
US5736457A (en) * 1994-12-09 1998-04-07 Sematech Method of making a damascene metallization
US5963818A (en) * 1997-09-17 1999-10-05 Motorola, Inc Combined trench isolation and inlaid process for integrated circuit formation
US5945707A (en) * 1998-04-07 1999-08-31 International Business Machines Corporation DRAM cell with grooved transfer device

Also Published As

Publication number Publication date
JP2003518325A (ja) 2003-06-03
WO2000041224A2 (en) 2000-07-13
KR100706380B1 (ko) 2007-04-10
US6146986A (en) 2000-11-14
WO2000041224A3 (en) 2002-09-26
TW469502B (en) 2001-12-21

Similar Documents

Publication Publication Date Title
KR100706380B1 (ko) 물결무늬 금속화층 생성을 위한 리소그래피 방법
US6884710B2 (en) Semiconductor device having multi-layer copper line and method of forming same
US7037851B2 (en) Methods for selective integration of airgaps and devices made by such methods
JP3778487B2 (ja) 金属キャパシタの形成方法
US7078814B2 (en) Method of forming a semiconductor device having air gaps and the structure so formed
JPH10189733A (ja) 多孔性誘電体の金属被覆法
KR100691492B1 (ko) 플래시 메모리 소자의 금속배선 형성방법
US6051880A (en) Base layer structure covering a hole of decreasing diameter in an insulation layer in a semiconductor device
KR20000023165A (ko) 다층 배선 구조의 제조 방법
US6239017B1 (en) Dual damascene CMP process with BPSG reflowed contact hole
US8293638B2 (en) Method of fabricating damascene structures
KR100342639B1 (ko) 반도체 구조물의 제조 방법
US6376367B1 (en) Method for manufacturing multilayer interconnects by forming a trench with an underlying through-hole in a low dielectric constant insulator layer
US6894364B2 (en) Capacitor in an interconnect system and method of manufacturing thereof
KR100399909B1 (ko) 반도체 소자의 층간 절연막 형성 방법
KR100352304B1 (ko) 반도체 장치 및 그 제조 방법
US7550389B1 (en) Dual damascene method of forming a metal line of semiconductor device
JP2004335721A (ja) 半導体装置の製造方法及び半導体装置
KR101024871B1 (ko) 듀얼 다마신 패턴 형성 방법
KR20050020481A (ko) 반도체 소자 제조 방법
KR100338092B1 (ko) 반도체소자의제조방법
KR100866122B1 (ko) 듀얼 다마신 공정을 이용한 금속배선 형성방법
KR20030080317A (ko) 반도체 소자의 다마신 패턴 형성 방법
KR20040032352A (ko) 금속 배선의 형성 방법
JP2002050688A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130322

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140324

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160324

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170329

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180327

Year of fee payment: 12