KR20030050771A - 반도체 소자 제조 방법 - Google Patents

Abstract

본 발명은 반도체 기술에 관한 것으로 특히, 별도의 추가 공정없이 상이한 단차를 갖는 다층 배선 구조에서의 비아홀 동시 형성에 따른 공정마진을 확보하기에 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 그 상부에 사진식각 공정시 사용된 제1 두께의 반사방지막을 갖는 제1전도막을 형성하는 단계; 상기 제2전도막 상에 제2 내지 제N 두께의 반사방지막을 각각 갖으며, 각각은 사이사이에 절연막을 개재하여 적층 구조로 배치된 제2 내지 제N 전도막을 형성하는 단계; 및 상기 각 절연막을 선택적으로 식각하여 적어도 상기 제1 내지 제N 전도막 중 둘 이상을 동시에 노출시키는 비아홀을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 다층 구조의 전도층 형성시 상이한 단차의 비아홀(Via hole) 형성 방법에 관한 것이다.

일반적으로, 서브 마이크론(Sub-micron) 이하의 소자를 이용한 IC(Integrated Circuit) 칩 크기의 결정은 제조 공정이 가능한 설계규칙에 의해 결정되는 바, 이중에서 소자간 배선을 위한 금속의 피치(Pitch)에 의해 결정되는 것이 대부분이다.

이를 해결하기 위한 방법이 바로 다층 금속배선 방법으로서, 설계의 유연성(Flexibility)을 찾고 칩의 면적을 줄이는 집적도 증대를 꾀함으로써 다기능 및 고성능을 기할 수 있는 것이다.

또한, 금속배선을 이외의 다른 전도층 예컨대, 비트라인과 워드라인 및 스토리지노드 등도 모두 수직 구조로 다층 구조로 배열된다.

도 1a 내지 도 1b는 종래기술에 따른 상이한 단차에 위치한 비아홀 형성 공정을 도시한 단면도로서, 이를 참조하여 후술한다.

기판(도시하지 않음) 상에 제1전도막(11)이 형성되어 있으며, 제1전도막(11) 상에는 제1반사방지막(12)이 형성되어 있고, 제1전도층과 제1반사방지막(12) 상에는 평탄화된 제1절연막(10)이 형성되어 있으며, 그 상부에 갗은 구조로 제2절연막(13)과 제2전도막(14) 및 제2반사방지막(15)이 형성되어 있으며, 또 그 상부에는 제3전도막(17)과 제3반사방지막(18) 및 제3절연막(16) 형성되어 있는 바, 이는 예컨대, 다층 구조의 금속배선을 나타내는 바, 이러한 다층 배선 구조를 연결하기 위해서는 공정 단순화를 위해 하나의 마스크를 이용하여 콘택을 형성한다.

따라서, 도시된 바와 같이, 제3절연막(16)상에 비아 콘택을 형성하기 위한 포토레지스트 패턴(19)을 형성한다.

이 때, 제1 ∼ 제3 반사방지막(12, 15,. 18)은 사진식각 공정을 고려하여 노광에 따른 난반사를 방지하기 위한 것인 바, 그 두께를 일정하게 형성하는 것이 일반적이다.

다음으로, 도 1b에 도시된 바와 같이 포토레지스트 패턴(19)을 식각마스크로 하여 제1 ∼ 제3 전도막(11, 14, 17)의 콘택을 위한 비아홀을 형성하는 바, 도시된 '20a'와 '20b' 및 '20c'는 각각 제3 ∼ 제1 전도막(17, 14, 11)과의 통전을 위한 비아홀을 나타낸다.

한편, 각 전도막은 수직적으로 적층된 구조를 가지고 있으므로 각각은 절연막들(10, 13, 16)에 의해 단차를 갖게 되는 바, 비아홀 형성을 위한 식각시 전술한 바와 같은 단차를 갖는 각 비아홀을 동시에 형성할 경우 가장 그 수직 두께가 두꺼운 제3비아홀(20c)에 식각타겟을 맞추고 식각할 경우 도시된 '21' 및 '22'와 같이 전도막을 과도식각을 피할 수 없게 된다.

한편, 전술한 과도식각에 의한 상부 전도막의 손실을 방지하기 위해 상부의 전도막에 식각타겟을 두고 식각할 경우 하부 전도막에서는 콘택 공정상의 불량을 초래하게 된다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 별도의 추가 공정없이 상이한 단차를 갖는 다층 배선 구조에서의 비아홀 동시 형성에 따른 공정마진을 확보하기에 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1b는 종래기술에 따른 상이한 단차에 위치한 비아홀 형성 공정을 도시한 단면도,

도 2a 내지 도 2c는 본 발명의 일실시예에 따른 다층 구조의 반도체 소자 제조 공정을 도시한 단면도.

*도면의 주요 부분에 대한 부호의 설명

30 : 제1절연막31 : 제1전도막

32 : 제1반사방지막33 : 제2절연막

34 : 제2전도막35 : 제2반사방지막

36 : 제3절연막37 : 제3전도막

38 : 제3반사방지막39 : 포토레지스트 패턴

40a, 40b, 40c : 비아홀

상기의 목적을 달성하기 위한 본 발명은, 그 상부에 사진식각 공정시 사용된 제1 두께의 반사방지막을 갖는 제1전도막을 형성하는 단계; 상기 제2전도막 상에 제2 내지 제N 두께의 반사방지막을 각각 갖으며, 각각은 사이사이에 절연막을 개재하여 적층 구조로 배치된 제2 내지 제N 전도막을 형성하는 단계; 및 상기 각 절연막을 선택적으로 식각하여 적어도 상기 제1 내지 제N 전도막 중 둘 이상을 동시에 노출시키는 비아홀을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.

본 발명은, 상이한 단차를 갖는 다층 구조의 배선 형성시 비아홀 형성에 따른 전도막 과도식각을 방지하기 위해 각 층에 따른 전도막 상의 반사방지막의 두께를 달리함으로써 전도막 과도 식각에 따른 특성 열화를 방지하는 것을 기술적 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하는 바, 도 2a 내지 도 2c는 본 발명의 일실시예에 따른 다층 구조의 반도체 소자 제조 공정을 도시한 단면도로서, 이를 참조하여 상세하게 살펴본다.

기판(도시하지 않음) 상에 제1전도막(31)과 제1반사방지막(32)이 적층된 구조로 형성하는 바, 여기서 제1반사방지막(32)은 제1전도막(31) 형성을 위한 사진식각 공정시 사용되는 것으로 그 두께를 'a'로 한 다음, 제1전도막(31)및 제1반사방지막(32) 상에 제2절연막(30)을 증착한 다음, 화학기계적연막(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 전면식각(Etchback)을 통해 평탄화한다.

이어서, 제1절연막(30) 상에 제2전도막(34)과 제2반사방지막(35)이 적층된 구조로 형성하는 바, 여기서 제2반사방지막(35)은 제2전도막(34) 형성을 위한 사진식각 공정시 사용되는 것으로 그 두께를 'b'로 한 다음, 제2전도막(34)및 제2반사방지막(35) 상에 제2절연막(33)을 증착한 다음, CMP 또는 전면식각을 통해 평탄화한다.

계속해서, 제2절연막(33) 상에 제3전도막(37)과 제3반사방지막(38)이 적층된 구조로 형성하는 바, 여기서 제3반사방지막(38)은 제3전도막(37) 형성을 위한 사진식각 공정시 사용되는 것으로 그 두께를 'c'로 한 다음, 제3전도막(37)및 제3반사방지막(38) 상에 제3절연막(36)을 증착한 다음, CMP 또는 전면식각을 통해 평탄화한다. 여기서, 제1 ∼ 제3 반사방지막(32, 35,. 38)은 각각 사진식각 공정을 고려하여 노광에 따른 난반사를 방지하기 위한 것이며, 본 발명에서는 그 두께를 각각a와 b 및 c로 하였으며, 이는 후속 식각공정시 상부 전도막에서의 과도식각을 방지하기 위한 일종의 하드마스크 역할을 하게되는 바, 각각의 두께는 제1 ∼ 제3 절연막(30, 33, 36)의 두께에 따라 변하게 되나, 그 크기는 "c ＞b ＞a"의 순이 되도록 한다.

이러한 다층 배선 구조를 연결하기 위해서는 공정 단순화를 위해 하나의 마스크를 이용하여 콘택을 형성하는 바, 도 2b에 도시된 바와 같이, 제3절연막(36)상에 비아 콘택을 형성하기 위한 포토레지스트 패턴(39)을 형성한다.

다음으로, 도 1b에 도시된 바와 같이 포토레지스트 패턴(19)을 식각마스크로 하여 제1 ∼ 제3 전도막(31, 34, 37)의 콘택을 위한 비아홀을 형성하는 바, 도시된 '40a'와 '40b' 및 '40c'는 각각 제3 ∼ 제1 전도막(37, 34, 31)과의 통전을 위한 비아홀을 나타낸다.

따라서, 별도의 하드마스크 형성 공정을 실시하지 않고 전도막 형성시 각 층마다 반사방지막의 두께를 달리 함으로써, 반사방지막의 후속 비아 식각시 하드마스크로서의 역할을 수행하게 된다.

여기서, 전술한 제1 ∼ 제3전도막(31, 34, 37)은 폴리실리콘, 금속실리사이드, Al, W 또는 TiN 등을 포함하며, 제1 ∼ 3반사방지막은 무기게열(Inorganic) 예컨대, TiN, Ti/TiN, SiON 또는 SiN 등을 사용하며, 제1 ∼ 제3 절연막(30, 33, 36)은 저유전율물질(Low-k), PE-TEOS(Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma) 산화막, APL(Avdanced Planalization Layer)막, BPSG(Boro Phospho Silicate Glass) 또는 LP-TEOS막 등을 사용하는 바, 식가 공정시 각 절연막의 두께와 이후 식각 공정시의 식가 선택비를 고려하여 진행한다.

한편, 전술한 바와 같이 각 반사방지막의 두께를 달리하여 식각 속도를 조절할 수도 있으며, 막 중의 산소의 함량이 많을 수록 식각 속도가 빠른 것을 감안하여, 각 반사방지막의 두께를 동일하게 하고 그 산소의 함량이 "c ＞b ＞a"의 순이 되도록 할 수도 있다.

전술한 바와 같이 본 발명에서는 다층 구조의 전도막에 대해 동시에 콘택을 형성시 전도막 형성을 위한 사진식각시 사용되는 반사방지막의 두께를 달리함으로써, 별도의 공정 추가 없이 전도막 간의 각각의 식각 두꼐가 달라서 발생하는 상부 전도막의 과도식각을 방지하기 할 수 있음을 실시예를 통해 알아 보았다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

전술한 본 발명의 일시예에서는 3개의 적층된 전도막을 그 예로 하였으나, 본 발명은 다수개의 적층된 전도막에서도 적용이 가능하다.

상술한 바와 같은 본 발명은 다층 구조의 반도체 소자 제조시 그 오버랩 마진을 향상시켜 소자의 불량을 최소화하며, 공정의 재현성을 향상시킬 수 있어 궁극적으로, 반도체 소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (5)

1. 그 상부에 사진식각 공정시 사용된 제1 두께의 반사방지막을 갖는 제1전도막을 형성하는 단계;

   상기 제2전도막 상에 제2 내지 제N 두께의 반사방지막을 각각 갖으며, 각각은 사이사이에 절연막을 개재하여 적층 구조로 배치된 제2 내지 제N 전도막을 형성하는 단계; 및

   상기 각 절연막을 선택적으로 식각하여 적어도 상기 제1 내지 제N 전도막 중 둘 이상을 동시에 노출시키는 비아홀을 형성하는 단계

   를 포함하는 반도체 소자 제조 방법.
2. 제 1 항에 있어서,

   상기 제1 내지 제N 반사방지막의 두께는,

   상기 제N 반사방지막의 두께 ＞제N-1 반사방지막의 두께 ＞............＞제1반사방지막의 두께인 것을 특징으로 하는 반도체 소자 제조 방법.
3. 제 1 항에 있어서,

   상기 제1 내지 제N 반사방지막은 TiN, Ti/TiN, SiON 또는 SiN 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
4. 제 1 항에 있어서,

   상기 제1 내지 제N 반사방지막의 두께를 동일하게 하고, 그 내부에 함유된 산소의 함량을 달리하여 상기 제N 반사방지막의 식각 속도 ＞제N-1 반사방지막의 식각 속도 ＞............＞제1반사방지막의 식각 속도의 순이 되도록 하는 것을 특징으로 하는 반도체 소자 제조 방법.
5. 제 4 항에 있어서,

   상기 상기 제1 내지 제N 반사방지막의 상기 산소 함량이 제N 반사방지막의 산소 함량 ＞제N-1 반사방지막의 산소 함량 ＞............＞제1반사방지막의 산소 함량의 순이 되도록 하는 것을 특징으로 하는 반도체 소자 제조 방법.