KR100231669B1 - 층간 절연막에 형성된 기체절연층을 갖는 반도체장치및그제조방법 - Google Patents
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Abstract
하부 실리콘 산화물층(15a), 상부 실리콘 산화물층(15b) 및 하부 실리콘 산화물층과 상부 실리콘 산화물층 사이에 캡(15c)를 채우는 공기층에 의해 층간 절연 구조(15)가 형성되고, 상기 공기층은 층간 절연 구조를 가로 지르는 기생 용량이 크게 감소 되도록 유효한 비유전율을 감소시킨다.
Description
제1도는 종래 기술의 게이트 전극 구조를 도시한 단면도.
제2도는 본 발명에 따른 기체 절연층을 갖는 반도체 장치의 구조를 도시한 단면도.
제3a도 내지 3i도는 본 발명에 따른 반도체 장치를 제조하는 공정을 도시한 단면도.
제4도는 본 발명에 따른 다른 반도체 장치의 구조를 도시한 단면도.
제5a 내지 5i도는 제4도에 도시된 반도체 장치를 제조하는 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반-절연 기판 2 : 반도체 활성층
2a : 리세스 2b : 바닥 표면
3a : 스루 홀 4a, 4b : 절연층 주변부
4c : 상부 표면 10 : 실리콘 기판
10a, 10b : 소스 및 드레인 영역
11, 31 : 두꺼운 필드 산화층
12 : 게이트 절연층 13 : 게이트 전극
15a, 35a : 제 1 절연층 15b, 35b : 제 2 절연층
15c : 갭 30 : 실리콘 기판
30a : 소스 영역 30b : 드레인 영역
32 : 얇은 게이트 절연층 33 : 도전성 게이트 전극
35 : 갭 36a, 36b : 접점홀
본 발명은 반도체 장치, 특히 그것의 비유전율을 저하시키기 위한 층간 절연층내에 형성된 기체 절연층을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 집적 회로 장치는 다층 구조를 갖는다. 반도체 집적 회로 장치의 집적 밀도를 증가시키기 위한 연구 개발이 되어 오고 있으며, 층간 절연층이 점점 더 얇아지고 있다. 얇은 층간 절연층이 층간 연결용으로 적합 하지만, 하부 도전층과 상부 도전층 사이에 큰 기생 용량(parasitic capacitance)이 발생하고, 이 도전층들을 따라 신호 전차를 감소시킨다.
낮은 비유전율을 갖는 재료가 기생 용량에 대항하는 것에 효과적이다.층간 절연층의 대부분은 실리콘 산화물로 이루어지며, 실리콘 산화물의 비유 전율은 3.6 내지 3.8이다. 실리콘 산화물의 비유전율은 현재 표준 반도체 회로 장치내의 층간 절연층을 형성할 만큼 충분히 작고, 실리콘 산화물의 비율 전율은 너무 커서 다음 세대에 포함된 층간 절연층을 형성할 수 없으므로, 불소 수지층이 제안되어 왔다. 불소 수지 비유 전율은 2.0 내지 2.1의 범위를 가지며, 불소 수지의 층간 절연층은 기생 용량을 저감하는 효과가 있다.
다른 접근 수단은 부도(floating) 배선 구조이다. 도전성 배선은 도전성 포스트에 의해서 지탱되고, 도전성 포스트는 트랜지스터 부품의 불순물 영역과 옴 접촉(ohmic contact)을 형성한다. 도전성 포그트는 반도체 기관의 주요 표면으로부터 도전성 배선 간격을 두고, 반도체 기판의 주요 표면 및 도전성 배선 사이에 갭이 생긴다. 공기는 그 갭을 채우고, 기생 용량을 감소시킨다.
상기 기재된 구조를 배선에 적용하지 않았지만, 일본 특개 소56-32723호에는 일종의 부동 구조에 대해서 기재되어 있다. 제1도는 일본 특허 공보에 개시되어 있는 종래 기술에 따른 부동 구조를 도시한 것이다.
갈륨 비소의 반-절연 기판(semi-insulating substrate)(1)는 n-형 갈륨 비소의 반도체 활성층 (2)에 의해 덮여지고, 그 반도체 활성층(2)의 표면 부분에 리세스(2a)(resess)가 형성된다. 반도체 활성층(2)의 상부 표면을 실리콘 산화물의 절연층(3)으로 덮고, 따라서, 리세스(2a)는 절연층(3)으로 폐쇄된다. 스루 홀(3a)는 절연층(3)내에서 형성되고, 알루미늄의 게이트 전극(4)은 반도체 활성층(2)의 바닥 표면(2b)과 소트키 배리어(Schottky barrier)를 형성하도록 홀 (3a)을 통과한다. 절연층 (3)의 하부 표면(3b)의 하부 표면(3b)및 반도체 절연층(2)의 바닥 표면(2b) 사이에 빈 공간(vacant space)이 발생한다. 게이트 전극(4)이 절연층의 주변부(4a, 4b)와 상부 표면(4c)상으로 확산될지라도 빈 공간(2a)은 주변부(4a/4b) 및 반도체 활성층(2) 사이에서 형성된 기생 용량을 감소시킨다.
종래 기술 부동 구조는 다음과 같이 제조된다. 먼저, 갈륨 비소의 반-절연 기판(1)을 준비하고, 반도체 활성층(2)으로 주요 표면을 덮기 위해서 n-형 갈륨 비소를 반-절연 기판(1)의 주요 표면상에 성장시킨다.
결과적으로, 반도체 활성층(2)의 상부 표면 전체에 실리콘 산화물이 퇴적되고,반도체 활성층(2)은 절연층(3)에 위에서 덮여진다.
반도체 활성층(2)의 상부 표면에 적합한 포토-레지스트 에칭 마스크를 만들고, 스루 홀(3a)에 할당된 영역을 부식제에 노출시킨다. 부식제는 덮이지 않은 영역에서 실리콘 산화물을 제거하고, 절연층(3)에 수루 홀(3a)이 형성된다.
반도체 활성층(2)은 스루 홀(3a)을 통해 또다른 부식제에 노출되고, 부식제는 반도체 활성층(2)의 표면부에서 리세스(2a)를 형성한다. 리세스(2a)는 스루 홀(2a)보다 넓고, 절연층(3)의 하부 표면(3b)와 반도체 활성층(2)의 바닥 표면(2b)사이에 빈 공간(2a)이 생성된다.
알루미늄은 증발에 의해서 절연층의 상부 표면상에 수직으로 증착되고, 알루미늄층은 스루 홀(3a)의 아래에 반도체 활성충(2)의 중앙부에 쌓일수 있도록 스루 홀(3a)을 통하여 관통한다. 빈 공간(2a)이 생성된다. 알루미늄 층은 게이트 전극(4)으로 패턴화되고, 활성층(2)의 n-형 갈륨 비소를 함유한 쇼트키 배리어를 형성한다.
종래 기술에서는 다음과 같은 문제점이 있었다.
불소 수지를 사용하는 제1 종래 기술은 실리콘 산화물에 대하여 기생용량을 40 내지 50% 감소 시킨다. 그러나, 그러한 감소는 절연 물질의 비유전율에 의존하여, 차세대용 초박형 층간 절연층으로는 불충분하다.
부동 구조(floating structure)를 사용하는 제 2 종래 기술은 공기의 비유전율은 1이기 때문에 빈공간(2a)내의 공기 힘에 의해서 기생 용량을 크게 감소시킨다. 그러나, 선행 기술 부동 구조는 상부 배선이 선행 기술 게이트 전극상에 형성되기 어렵고, 다층 배선 구조용으로는 유용 하지 않다는 문제점에 부딪친다. 선행 기술 부동 게이트를 사용할지라도, 일반적인 비-부동배선(non floating convent wirings)은 여전히 큰 기생 용량을 겪고 있으며, 신호 전차를 덜 가속한다.
따라서, 본 발명의 중요한 목적은 상부 도전층 및 하부 도전층 사이에 기생 요량을 감소시키는 층간 절연층을 갖는 반도체 장치를 제공하는 것이다.
또한, 본 발명의 중요한 목적은 층간 절연층내에 기체 절연층을 형성하는 방법을 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 발명은 기체 절연 재료가 채워길 수 있도록 층간 절연층에 갭을 형성시키는 것을 제안한다.
본 발명의일 측면에 따라, 제1 도전층, 갭을 형성하는 제1 절연층으로부터 떨어진 제2 절연층 및 갭을 채우는 기체 절연층을 포함하여, 제1 도전층 및 제2 도전층과 제1 도전충과 제2 도전층 사이에 제공된 층간 절연층을 포함하는 반도체 장치가 제공된다.
본 발명의 다른 측면에 따라, 제1 도전층과 제2 도전층 사이에 층간 걸연층을 갖는 반도체 장치를 제조하는 공정을 제공한다. a) 제1 도전층 및 제 2 도전층 중 하나에 제1 절연 재로된 제1 층을 형성하는 단계 b) 제1 층사아에 어느 한 재료로 된 제2 층을 형성하는 단계 ; c) 제2 층상에 제2 절연 재로된 제3 층을 형성하는 단계 ; 및 d) 제1 및 제2 절연 재료와 기체 절연층이 제1 층과 제3 도전층 사이를 채울수 있도록 하고, 제1 층, 기체 절연층 및 제3 층은 조합하여 층간 절연층을 형성하는 재료 사이에 선택성을 갖는 부식제를 사용하여 제2층을 에칭시키는 단계를 포함하고, 제1 도전층과 제2 도전층 사이에 제공된 층간 절연층을 갖는 반도체 장치를 제조하는 방법이 제공된다.
본 발명에 다른 반도체 장치 및 그 제조 방법의 특징과 이점은 첨부된 도면을 참고로 하는 이하의 설명에 의해 더욱 명확하게 이해될 것이다.
[실시예]
[제 1 실시예]
본 발명의 제2도를 참고하여,본 발명을 구체화하는 반도체 장치를 실리콘 기판(10)에 제조한다. 두거운 피르 산화층(11)을 실리콘 기판(10)의 주요 표면상에서 선택적으로 성장시키고, 그 주요 표면에 있는 활성 영역을 한정한다. 그 활성 영역에 소스 영역(10a) 및 드레인 영역(10b)을 형성하고, 또다른 영역으로부터 떨어지게 간격을 둔다. 소스 영역(10a)과 드레인 영역(10b)사이의 활성 영역에 얇은 게이트 절연층(12)을 형성하고, 도전성 게이트 전극을 게이트 절연층 (12)위에 패턴화한다.
실리콘 기판(10)은 소스 및 드레인 영역(10a) 및 (10b)와 p-n접합을 형성하고, p-n 접합은 소스 및 드레인 영역(10a, 10b)에서 전기 신호를 한정하도록 반대로 바이어스시킨다. 소스 및 드레인 영역(10a,10b), 게이트 절연층(12) 및 게이트 전극(13)은 전체로서 다른 회로 부품(도시되지 않음)과 함께 직접회로의 일부를 형성하는 전계 효과 트랜지스터를 구성한다.
층간 절연층(15)은 두꺼운 산화층(11), 활성 영역 및 게이트 전극(13)위로 확장되고, 실리콘 산화물의 제1 절연층(15a), 제1 절연층(15a)으로부터 떨어져 공간을 둔 실리콘 산화물의 제2 절연층(15b) 및 제1 절연층(15a)과 제2 절연층(15b) 사이의 갭(15c)를 채우는 공기를 포함한다. 실리콘 산화물은 의도적으로 도핑되지 않고, "의도적으로 도핑되지 않았다(intentionally undoped)"라는 용어는 붕소-인 실리게이트 글래스처럼 의도적으로 도핑된 실리콘 산화물과의 차이를 나타낸다.
층간 절연층(15)에 접점 홀(16a, 16b)를 형성하고, 소스 및 드레인 영역(10a, 10b)를 각각 접점 홀(16a, 16b)에 노출시킨다. 알루미늄 합금의 도전성 배선(17a, 17b)을 층간 절연층(15)위에 형성하고, 각각 접점홀(16a, 16b)을 통해서 소스 및 드레인 영역(10a, 10b)과 함께 접촉을 유지한다. 제2 절연층(15b)은 도전성 배선(17a, 17b)과 결합되고, 도전성 배선(17a, 17b)에 의해 지탱된다. 이런 이유로 제2 절연층(15b)은 제1 절연층(15a) 및 제2 절연층(15b) 사이에 어떤 물리적 접촉도 없이 제1 절연층(15a)상에 떨어지지 않는다.
이러한 경우, 게이트 전극(13) 및 도전성 배선(17a)/(17b)은 각각 제1 도전층 및 제2 도전층으로서 작용하고, 기체 절연층은 갭 (15c)를 채우는 공기로 채운다.
제1 및 제2 절연층(15a, 15b)와 갭(15c)의 공기의 3-층 층간 절연층(15)의 유효한 비유전율e는 등식 1로 표시된다.
e = e1 e2 e3 ( t1 + t2 + t3 )/( t1 e2 e3 + t2 e1 e3 + t3 e1 e2 )
......등식 1
상기 식에서, t1은 제1 절연층(15a)의 두께이고, t2는 공기층의 두께이고, t3은 제2 절연층(15b)의 두께이고, e1은 제1 절연층 (15a)의 비유전율이고, e2는 공기층의 비유전율이고, e3은 제2 절연층(15b)의 비유전율이다. 실리콘 산화물의 비유전율은 약 3.6이고 공기층의 비유전율은 1.0이다. 제1 및 제2 절연층(15a, 15b)의 각각이 100nm 두게이고, 공기층은 300nm두께이고, 효과적인 비유전율 e는 1.4이고, 실리콘 산화층 산층의 층간 절연층(15)을 이용하는 경우에 비해 1/2.6까지 감소한다. 층간 절연층(15)을 사용하면, 게이트 전극(13) 및 도전성 배선 사이에 기생 용량을 크게 감소시킬 수 있다.
아래에 제 3a도 내지 3g도를 참고하여 제2도에서 도시된 반도체 장치를 설명한다. 공정은 실리콘 기판(10)의 준비로 시작하고, 두꺼운 필드 산화층(11)은 실리콘 기판 (10)의 주요 표면에 선택적으로 성장된다. 두꺼운피드 산화층(11)은 주요 표면의 전계 효과 트랜지스터(14)에 해당되는 활성 영역을 한정한다.
활성 영역상에서 얇은 실리콘 산화층이 열에 의해 성장되고, 폴리실리콘같은 도전성 물질을 구조물의 전체 표면에 퇴적시킨다. 얇은 실리콘 산화층은 폴리실리콘층에 의해서 덮여지고, 적당한 포토-레지스트 에칭 마스크(도시되지 않음)를 석판 인쇄 기술을 사용해서 폴리실리콘층에 패턴화한다. 폴리실리콘층은 선택적으로 에칭되고, 게이트 전극(13)은 포토-레지스트 에칭 마스크 아래에 형성한다.
포토-레지스트 에칭 마스크를 벗기고ㅡ 도펀트 불순물(dopant impurity)을 활성 영역 및 게이트 전극 (13)으로 이온 주입시킨다. 도펀트 불순물은 실리콘 기판(10)과 반대의 도전성이고, 소스 및 드레인 영역(10a, 10b)을 활성 영역에 게이트 전극(13)을 갖는 자기-정열 방법으로 형성한다. 얇은 실리콘 산화층이 선택적으로 에칭되고, 얇은 게이트 절연층 (12)은 제3a도에 도시된 바와 같이 게이트 전극(13)아래에 놓인다.
그 다음에, 실리콘 산화물을 화학적 증착을 사용하여 생성되는 구조의 전체 표면상에 퇴적시키고, 생성되는 구조는 제 3b도에 도시된 것처럼 제1 절연층(15a)에 의해서 덮여진다.
붕소-인 실리게이트 글래스를 화학적 증착을 사용하여 제1 절연층(15a)상에 퇴적시키면 제1 절연층(15a)이 붕소-인 실리게이트 글래스층(18)에 의해서 덮여진다. 화학적 증착을 사용하여 다시 붕소-인 실리게이트 글래스상에 실리콘 산화물을 퇴적시키면, 붕소-인 실리게이트 글래스층이 제3c도에 도시된 바와 같이 제2 절연층(15b)에 의해서 덮여진다.
포토레지스트는 제2 절연층(15b)의 전체 표면상에 퍼지고, 제2 절연층(15b)은 포토-레지스트 층에 의해서 덮여진다. 접점호(16a/16b)을 위한 패턴 영상은 포토-레지스트층에 전이되고, 그 포토-레지스트층은 제 3d도에 도시된 바와 같은 현상을 통해서 포토-레지스트 마스크(19)에 패턴화된다.
포토-레지스트 마스크(19)를 사용하면, 제2 절연층(15b), 붕소-인 실리케이트 글래스층(18) 및 제1 절연층(15a)은 건식 에칭 기법을 통해서 선택적으로 에칭된다. 건식 에칭은 접점홀(16a,16b)을 형성하고, 소스 및 드레인 영역(10a,10b)은 제 3e도에 도시된 접점홀(16a, 16b)에 노출된다.
결과적으로, 알루미나 합금은 생성되는 구조의 전체 표면상에 퇴적된다. 알루미늄합금은 접점홀(16a, 16b)을 채우고, 제2 절연충(15b)상에 연장되는 알루미늄 합금층으로 팽창한다.. 포토-레지스트는 알루미늄 합금층의 전체 표면상에 퍼지고, 도전성 배선(17a, 17b)을 위한 패턴 영상은 포토-레지스트층으로 전이된다. 포토-레지스트층은 포토-레지스트 에칭 마스크(도시되지 않음)로 현상된다. 포토-레지스트 에칭 마스크를 사용하여 알루미늄 합금층은 선택적으로 에칭되고, 제3f에 도시된 도전상 배선(17a,17b)으로 패턴화한다. 도전성 배선(17a, 17b)은 각각 소스 및 드레인 영역(10a, 10b)상에 세워지고 제2 절연층(15b)에 강하게 결합된다.
포토-레지스트 에칭 마스크는 벗겨지고, 포토-레지스트는 다시 생성되는 구조의 전체 표면 상에 퍼진다. 배출구를 위한 패턴 영상은 포토-레지스트층으로 전이되고, 포토-레지스트층은 에칭 마스코(20)로 현상시킨다. 포토-레지스트 에칭 마스크(20)는 홀(20a, 20b)을 가지며,제2절연층(15b)의 영역은 각각, 제 3g도에 도시된 바와 같이 홀(20a 내지 20c)에 노출된다.
포토-레지스트 에칭 마스크(20)를 사용하여, 제2 절연층(15b)은 건식 에칭을 통해서 선택적으로 애칭되고, 제 3h도에 도시된 바와 같이 제2 절연층(15b)에 배출구(15d, 15e, 15f)가 형성된다.
최종적으로, 붕소-인 실리게이트 글래스층(18)은 에칭제로서 불화수소증기를 사용하여 애칭시킨다. 불화수소 증기는 배축구(15d 내지 15f)를 통해서 침투한다. 제 3I도에 도시된 바와 같이, 공기는 배축구(15d, 15f)를 통해서 갭(15c)로 들어가고, 층간 절연층(15)이 완성된다.
이 예에서, 실리콘 산화물이 제1 및 제2 절연물질이며, 붕소-인 실리케이트 글래스는 한 재료로서 작용한다. 상술된 기재내용으로부터 명확해진 바와 같이, 제1 절연층(15a)과 제2 절연층(15b)사이에 갭(15c)이 형성되고, 갭(15c)에 있는공기는 효과적으로 비유전율을 감소시킨다. 이러한 이유 때문에, 본 발명에 따른 층간 절연층(15)은 층간 절연층(15)을 가로지르는 바람직하지 않은 기생 용량에 대해 효과적이다.
[제 2 실시예]
도면을 참고로하여, 본 발명을구체화하는 또다른 실시예를 실리콘 기판(30)상에 제조한다. 실리콘 기판(30)의 주요 표면상에 두꺼운 필드 산화층(31)을 선택적으로 성장시키고, 그 주요 표면내에 활성 영역을 정한다. 그 활성 영역에서 소스 영역 (30a) 및 드레인 영역(30b)이 형성되고, 또다른 활성 영역으로부터 멀리 떨어지게 한다. 소스 영역 (30a)와 드레인 영역(30b)사이의 활성 영역 상에 얇은 게이트 절연층(30)을 형성하고, 그 게이트 절연층(32)상에 도전성 게이트 전극(33)을 패턴화 한다.
소스 및 드레인 영역(30a, 30b), 게이트절연층 (32) 및 게이트 전극(33)은 전체로서, 다른 회로 부품(도시되지 않음)과 함께 집적회로의 일부를 차례로 자기장 효과 트랜지스터(34)를 구성한다.
제1 층간 절연층(35)은 두꺼운 필드 산화막(31), 활성 영역 및 게이트 영역(33) 위에서 연장하고, 실리콘 산화물의 제1 절연층(35a), 제1 절연층으로부터 멀리 떨어진 실리콘 산화물의 제2 절연층(35b) 및, 제1 절연층(35a)과 제2 절연층(35b) 사이에 있는 갭(35)을 채우는 공기를 포함한다.
제1 층간 절연층(35)에 접점홀(36a, 36b)을 형성하고, 소스 및 드레인 영역(30a, 30b)을 각각 접점홀(36a, 36b)에 노출시킨다. 층간 절연막(35) 상에 하부 도전성 배선(37a, 37b)을 형성하고, 각각 소스 및 드레인 영역(30a, 30b)을 갖는 접점홀(36a, 36b)을 통해서 접촉 상태를 유지한다. 제2 절연층(35b)을 하부 도전성 배선(37a, 37b)에 결합시키면, 하부 도전성 배선(37a, 37b)에 의해서 지탱된다. 이러한 이유 때문에 제2 절연층(35b)은 그 사이의 물리적 접촉 없이도 제1 절연층(35a)상에 떨어지지 않는다.
제1 층간 절연층(35) 및 하부 도전성 배선(37a, 37b)이 제2층간 절연막(38)에 위해서 덮혀지고, 제2 층간 절연층(38b)은 실리콘 산화물의 제1 절연층(38a), 시리리콘 산화물의 제2 절연층(38b) 및, 제1 절연층과 제1 절연층 사이에 갭(38c)을 채우는 공기를 포함한다.
제2 층간 절연층(38)내에 접점홀(39)이 형성되고, 하부 도전성 배선(37a)이 그 점점홀(39)에 노출된다. 알루미늄 합금의 상부 도전성 배선은 제2 층간 절연층(38) 위로 연장되고, 접점홀(39)을 통해서 제2 도전성 배선 (37a)과 접촉을 유지한다. 제2 도전성 배선(40)은 제 2 절연층(38b)에 강하게 결합되고, 제2 절연층(38b)은 하부 도전성 배선(37a)에 의해서 상부 도전성 배선(40)을 통해서 지탱된다. 이런한 이유 때문에, 제2 절연층(38b)이 제1 절연층(38a)에 물리적으로 연결되지 않더라도 제2 절연층(38b)이 결코 제1 절연층(38a)상에 떨어지지 않는다.
제2 층간 절연층(38)이 제1층간 절연층(35)만큼 적은 유효한 비유 전율을 가지며, 하부 도전성 배선(37a/37b) 및 상부 도전성 배선(40) 사이에 기생 용량을 크게 감소시킨다.
이러한 예로, 본 발명은 하부 다층 배선 구조(33/35/37a/37b) 및 상부 다층 배선 구조(37a/37b/38/49)에 적용된다. 상부 다층 배선 구조에서, 하부 도전성 배선(37a/37b) 및 상부 도전성 배선(40)은 각각 제1 도전층 및 제2 도전층으로서 작용한다.
제4도에 도시된 반도체 장치는 다음과 같이 제조된다. 제조 순서는, 하부 도전성 배선(37a/37b)의 형성까지는 제1 실시예의 방법과 유사하며, 그 결과 생성된 구조는 제 5a도에 도시되어 있다.
결과적으로, 의도적으로 도핑되지 않은 실리콘 산화물은 제 5a도에 도시된 생성된 구조의 전체 표면상에 퇴적되고, 제1 층간 절연층(35) 및 하부 도전성 배선(37a/37b)은 제 5b도에 도신되 바와 같이 제1 절연층(38a)으로 덮여진다. 의도적으로 도핑되지 않은 산화물층이 도핑되는 동안, 공기 배출구(35d 내지 35f)는 극히 작기 때문에, 의도적으로 도핑된 실리콘 산화물은 공기 배출구(35d, 35e, 35f)를 방해한다.
결과적으로, 화학적 증착을 사용하여 붕소-인 실리케이트가 제1 절연층(38a)상에 퇴적되고, 제1 절연층(38a)는 붕소-인 실리게이트 글래스층(41)에 의해서 덮여진다. 화학적 증착에 의해서 실리콘 산화물이 붕소-인 실리게이트 글래스층(41)상에 퇴적되고, 붕소-인 실리게이트 글래스층(41)은 제 5C도에 도시된 바와 같이 제2 절연층(38b)에 의해서 덮여진다. 포토-레지스터 제2 절연층(38b)의 전체 표면상에 퍼지고, 제 2 절연층(38b)는 포토-레지스트층에 의해서 덮여진다. 접점 홀(3a)을 위한 패턴 영상은 포토-레지스트층으로 전이되고, 포토-레지스트층은 제 5d도에 도시된 바와 같이 현상을 통해서 포토-레지스트 마스크(42)에 패턴화된다.
포토-레지스트 마스크(42)를 사용하면,제2 절연층(38b), 붕소-인 실리케이트 글래스층(41)및 제1 절연층(38a)이 건식 에칭 기법을 통해서 선택적으로 에칭된다. 제5e도에 도시된 바와 같이, 건식 에칭은 접점홀(39)을 형성하고, 하부 도전성 배선(37a)은 접점홀(39)에 노출된다.
결과적으로, 알루미늄 합금이 제5e도에 도시된 생성 구조의 전체 표면상에 퇴적된다. 알루미늄합금은 접점홀(39)을 채우고, 제2 절연층(38b)위를 연장하는 알루미늄 합금층으로 팽창한다. 포토-레지스트는 알루미늄 합금층의 전체 표면상에 퍼지고, 상부 도전성 배선(40)을 위한 패턴 영상은 포토-레지스트층에 전이된다. 포토-레지스트층은 포토-레지스트 에칭 마스크(도시되지 않음)로 현상된다. 포토-레지스트 에칭 마스크를 사용하면, 알류미늄 합금층이 선택적으로 에칭되고, 제 5f도에 도시된 상부 도전성 배선(40)으로 패턴화된다. 상부 도전성 배선(40)은 하부 도전성 배선(37a)상에 세워지고,제2 절연층(38b)에 강하게 결합된다.
포토-레지스트 에칭 마스크는 벗겨지고, 포토-레지스트는 다시 생성되는 구조의 전체 표면 상에 퍼진다. 배출구를 위한 패턴 영상은 포토-레지스트층으로 전이되고, 포토-레지스트층은 에칭 마스크(43)로 현상시킨다. 포토-레지스트 에칭 마스크(43)는 홀(43a, 43b)을 가지면, 제2 절연층(38b)의 영역은 각각, 제 3g도에 도시된 바와 같이, 홀(43a, 43b)에 노출된다.
포토-레지스트 에칭 마스크(43)를 사용하여, 제2 절연층(38b)은 건식 에칭을 통해서 선택적으로 에칭되고, 제 3h도에 도신되 바와 같이 제2 절연층(38b)에 배출구(38d, 38e)가 형성된다.
마지층으로, 붕소-인 실리게이트 글래스층(41)은 에칭제로서 불화수소 증기를 사용하여 에칭시킨다. 불화수소 증기는 배축구(38d, 38e)를 통해서 침투한다. 제 5i도에 도시된바와 같이, 공기는 배축구(38d,38e)를 통해서 갭(38c)로 들어가고, 층간 절연층(38)이 완성된다.
이상 본 발명의 특정 실시예를 설명하였지만, 본 발명의 정신과 범위를 벗어나지 않고 여러가지 변경 및 개조가 가능하다는 것은 당업계의 전문가들에게는 명백할것이다.
예를 들면, 인-실리게이트 글래스 및 붕소-실리게이트 글래스가 절연층(18, 41)용으로 사용될 수 있으며, 제1 및 제2 절연층(15a/15b),(35a/35b) 및 (38a/38b)은 실리콘 산화물로 될 수 있다.
마지층으로, 본 발명에 따른 층간 절연층은 예를 들면, 바이폴라 트랜지스터(bipolar transistors)와 같은 회로 부품상에 형성될 수 있다.
Claims (11)
- 제1 도전층(13,33,37a/37b) 및 제2 도전층(17a,17b, 37a/37b,40)과 상기 제1 도전층 및 상기 제2 도전층과 함게 기생 커패시터를 형성하도록 상기 제1 도전층 및 상기 제2 도전층 사이에 제공되며, 제1 절연층(15a, 35a,38a), 갭(15c, 35c, 38c)을 형성하기 위해 상기 제1 절연층으로 부터 떨어져 있는 제2 절연층(15b, 35b, 38b) 및, 상기 갭을 채우는 기체 절연층을 포함하는 층간 절연층(15, 35, 38)을 포함하는 반도체 장치에 있어서, 상기 기체 절연층은 상기 기생커패시터의 용량이 감소되도록 상기 제1 도전층 및 상기 제2 도전층 사이에 위치된 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 기체 절연층은 공기로 형성된 반도체 장치.
- 제1항에 있어서, 상기 제1 도전층 및 제2 도전층은 게이트 전극(13. 33)및 상기 층간 절연층의 제2 절연층에 결합된 신호 배선(17a/17b. 37a/37b)으로서 작용하고, 상기 제1 도전층은 상기 반도체층과 상기 게이트 전극 사이의 게이트 절연층(12, 32) 및 반도치층(10, 30)에 형성된 소스 및 드레인 영역들(10a/10b, 30a/30b)과 함께 전계효과 트랜지스터(14, 34)를 형성하는 반도체 장치.
- 제 3항에 있어서, 상기 신호 배선(17a, 37a)은 상기 층간 절연층에 형성되 접점홀(16a, 36a)을 통해 통과하며, 상기 소스 및 드레인 영역들 중 하나와 접촉을 유지하여 상기 제2 절연층이 상기 소소 및 드레인 영역들중 하나에 의해서 상기신호배선을 통해 지지되는 반도체 장치.
- 제1항에 있어서, 상기 제1 도전층 및 제2 도전층은 상기 층간 절연층위에서 연장되는 상부 배선층(40) 및 하부 배선층(37a/37b)으로 작용하는 반도체 장치.
- 제1항에 있어서, 상기 층간 절연층(35)상의 상기 제2 도전층(37a/37b)상에 형성되며, 제3 절연층(38a), 다른 갭(38c)과 상기 다른 갭을 채우는 다른 기체 절연층을 형성하기 우해 상기 제3 절연층으로부터 떨어진 제4 절연층(38b)을 포함하는 다른 층간 절연층(38) 및: 상기 다른 층간 절연층(38)에 형성된 다른 접점홀(39)을 통해 상기 제2 도전층(37a)과 접촉을 유지하며, 상기 제4 절연층(38b)에 결합되어 상기 제4 절연층을 지지하는 제3 도전층(40)을 부가로 포함하는 반도체 장치.
- 제6항에 있어서,상기 기체 절연층 및 상기 다른 기체 절연층은 공기로 형성된 반도체 장치.
- 제1 도전층(13, 33, 37/37b) 및 제2 도전층(17a/17b, 37a/37b, 40)사이에 제공된 층간 절연층(15,35,38)을 갖는 반도체 장치의 제조 방법으로서, a)상기 제1 도전층 및 상기 제2 도전층 중 어느하나 위에 제1 절연 재료의 제1층 (15a, 35a, 38a)을 형성하는 단계와, b)상기 제1 층 위에 한 재료의 제2층(18, 41)을 형성하는 단계와, c)상기 제2 층 위에 제2 절연 재료의 제3층(15b, 35b, 38b)을 형성하는 단계와, d)상기 제3층위에 상기 제1 도전층 및 상기 제2 도전층의 다른층(17a, 37a/37b, 40)을 형성하여 상기 제2 층이 상기 제1 도전층 및 상기 제2 도전층 중 상기 한 개층과 상기 제1 도전층 및 상기 제 2 도전층의 다른층 사이에 제공되도록 하는 단계 및, e)상기 제1 및 제 2 절연재료들과 상기 재료 사이에 선택도를 갖는 에칭제를 사용하여 상기 제2 층을 선택적으로 에칭하여 기체 절연층이 상기 제1 층 및 상기 제3 층 사이의 갭(15c,35c, 38c)을 채울 수 있도록 하는 상기 제2 층의 선택적 에칭 단계를 포함하고, 상기 제1 층, 상기 기체 절연층 및, 상기 제3 층이 조합하여 상기 층간 절연층을 형성하는 반도체 장치의 제조방법.
- 제8항에 있어서, 상기 제1 및 제2 절연 재료들은 의도적으로 도핑되지 않은 실리콘 산화물 및 실리콘 질화물로 이루어진 그룹으로부터 선택되며, 상기 재료는 붕소-인 실리게이트 글래스, 인 실리케이트 글래스 및, 붕소- 실리게이트 글래스로 이루어진 그룹으로부터 선택되는 장치의 제조 방법.
- 제8항에 있어서, 상기 단계 e)는 e-1) 상기 제1 도전층 및 상기 제 2 도전층의 상기 다른 층으로 덮이지 않은 상기 제 3층에 하나 이상의 배출구(15d 내지 15f, 38d/38e)를 형성하여 상기 제 2층의 일부가 상기 배출구에 노충될 수 있도록 하는 상기 하나 이상의 배출구 형성 단계 및, e-2) 상기 제2 층을 선택적으로 제거하기 위해서 상기 하나 이상의 배출구를 통해 상기 제2 층(18, 41)을 상기 에칭제에 노출시키는 단계를 포함하는 반도체 장치의 제조방법.
- 제10항에 있어서, 상기 제1 및 제2 절연 재료들 및 상기 재료는 각각 의도적으로 도핑되지 않은 실리콘 산화물 및 붕소-인 실리게이트 이며, 상기 에칭제는 불화수소인 반도체 장치의 제조방법.
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