WO1997040531A1 - Dispositif pour semi-conducteur - Google Patents

Dispositif pour semi-conducteur Download PDF

Info

Publication number
WO1997040531A1
WO1997040531A1 PCT/JP1997/001347 JP9701347W WO9740531A1 WO 1997040531 A1 WO1997040531 A1 WO 1997040531A1 JP 9701347 W JP9701347 W JP 9701347W WO 9740531 A1 WO9740531 A1 WO 9740531A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
ferroelectric
electrodes
planar shape
semiconductor device
Prior art date
Application number
PCT/JP1997/001347
Other languages
English (en)
French (fr)
Inventor
Hiroshige Hirano
Masato Takeo
Original Assignee
Matsushita Electronics Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corporation filed Critical Matsushita Electronics Corporation
Priority to EP97917434A priority Critical patent/EP0836226A4/en
Priority to US08/981,265 priority patent/US6163043A/en
Priority to JP53791597A priority patent/JP4386210B2/ja
Priority to KR1019970709552A priority patent/KR100303682B1/ko
Publication of WO1997040531A1 publication Critical patent/WO1997040531A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Definitions

  • the present invention relates to a semiconductor device, and more particularly, to improvement of characteristic variation and characteristic deterioration in a ferroelectric memory device.
  • Conventional semiconductor devices include, for example, a relatively small-scale integrated circuit equipped with an amplifier circuit, an oscillation circuit, a power supply circuit, and the like, and a large-scale integrated circuit as a microprocessor / memory device. Things are being developed.
  • a ferroelectric memory device having a ferroelectric capacity as a capacitor constituting a memory cell has been devised as a kind of nonvolatile memory device.
  • the ferroelectric capacitor includes a pair of electrodes facing each other and a dielectric layer made of a ferroelectric material sandwiched between the two electrodes.
  • the applied voltage between the two electrodes and the ferroelectric It has a hysteresis characteristic for the correspondence with the polarizability of the body material.
  • the ferroelectric capacitor has a configuration in which, even when the electric field (applied voltage) is zero, remanent polarization having a polarity corresponding to the history of voltage application remains in the ferroelectric layer.
  • the stored data is represented by the remanent polarization of the ferroelectric capacitor, thereby realizing the non-volatility of the stored data.
  • FIGS. 14 to 16 are diagrams for explaining a conventional ferroelectric memory device, and FIG. 14 is a diagram illustrating the ferroelectric memory device.
  • a plan view showing the memory cell array Fig. 15 is a cross-sectional view taken along the line XV-XV in Fig. 14, and Fig. 16 shows the positional relationship between the upper and lower electrodes of the ferroelectric capacitor. It is a top view.
  • reference numeral 200 denotes a memory cell constituting a ferroelectric memory device
  • the silicon substrate 201 has a top surface along a first direction D1.
  • a plurality of transistor regions 220a are arranged, and an element isolation insulating film 202 is formed on a portion of the silicon substrate 201 other than the transistor region 220a. .
  • the electrode (first electrode) 211 is formed as a cell plate electrode.
  • the lower electrode 211 is made of a metal material such as titanium or platinum, and has a band-like planar shape extending along the first direction D 1.
  • a ferroelectric layer 2 13 is formed on the surface of the lower electrode 2 11.
  • each upper electrode 2 12 is formed on the ferroelectric layer 2 13 on the surface of the lower electrode 2 11. That is, a plurality of upper electrodes 2 12 are arranged on the ferroelectric layer 2 13 along the first direction D 1.
  • the planar shape of each upper electrode 2 12 is a rectangular shape whose longitudinal direction is the first direction D 1, and as can be seen from FIG. 14, the area of each upper electrode 2 12 is the lower electrode. It is smaller than the area of 2 1 1.
  • the ferroelectric capacitor 210 is composed of the lower electrode 211, the upper electrode 211, and the ferroelectric layer 211 located therebetween.
  • the surface of the layer 2 13 and the surface of the upper electrode 2 11 are covered with a second interlayer insulating film 204.
  • the upper electrode 112 is disposed at the center of the lower electrode 211, and one of the sides 211a1 of the lower electrode 211 and the upper electrode opposing the same.
  • the distance between the side of 2 1 1 and 2 1 1 a 1 (hereinafter referred to as non-overlap width) 0 11 and the other side 2 1 1 a 2 of the lower electrode 2 1
  • the distance (hereinafter referred to as non-overlap width) 0 12 between the upper electrode 2 1 1 and the side 2 1 1 a 2 is equal.
  • a pair of word lines (second wirings) made of polysilicon are provided between a pair of lower electrodes 211 facing each other across the transistor region 220a.
  • 3 a, 2 2 3 b are arranged so as to straddle a plurality of transistor regions 220 a arranged in a row.
  • the source diffusion region 2 of the memory transistor 220 constituting a memory cell is provided on both sides of the word lines 22 a and 22 b in each of the transistor regions 220 a.
  • the source diffusion region 2 of the memory transistor 220 constituting a memory cell is provided.
  • a drain diffusion region 2 1 is formed.
  • the portion of each of the word lines 2 23 a and 22 3 b located on the transistor region 220 a forms a gate electrode of the memory transistor 220 and has a substrate surface. It is located above the gate insulating membrane 202a.
  • the surfaces of the diffusion regions 222 and 222 and the word lines 222a and 222b are covered with the first and second interlayer insulating films 203 and 204, respectively. I have. Note that these interlayer insulating films are omitted in FIG.
  • the source diffusion region 222 located between the pair of lead lines 223a and 223b in each of the transistor regions 220a is formed by the first and second interlayer insulating films.
  • a bit line 23 3 b extending along a second direction D 2 orthogonal to the first direction D 1 via a contact hole 205 b formed in 203 and 204. It is connected to the.
  • drain diffusion regions 2 21 located outside the opposing lead lines 22 3 a and 22 3 b in each of the transistor regions 220 a are connected to the connection wirings 23 a. And is electrically connected to the upper electrode 2 12.
  • one end of the connection wiring 2 33 a is connected to the contact hole 204 a formed in the second interlayer insulating film 204.
  • the other end of the connection wiring 2 33 a is connected to the contact hole formed in the first and second interlayer insulating films 203 and 204. It is connected to the drain diffusion region 222 through 205a.
  • the lower electrode 2 11 and the ferroelectric layer 2 13 are formed by sequentially forming a metal material such as titanium or platinum and a ferroelectric material on the interlayer insulating film 203.
  • the upper electrode 2 12 is formed by patterning these materials.
  • the upper electrode 2 12 is formed by forming a metal material such as titanium or platinum on the ferroelectric layer 2 13 and patterning it. is there.
  • the bit lines 233 b and the connection lines 233 a are formed by patterning a metal film such as aluminum formed on the interlayer insulating film 204.
  • the above-mentioned lead lines 223a and 223b are formed by patterning a polysilicon film formed on the gate insulating film 202a and the element isolation insulating film 202. It is.
  • the first interlayer insulating film 203 is made of an insulating material such as NSG (silicon oxide type) or BPSG (borophosphorus-doped silicon oxide), and the second interlayer insulating film 204 is For example, it is made of PSG (phosphorus-doped silicon oxide).
  • the ferroelectric materials constituting the ferroelectric layer 2 13 of the ferroelectric capacitor include KN 0 3, Pb La 2 0 3 -ZrO 2 —Ti 0 2,- And PbTi03-PbZrO3 are known. Also, PCT International Publication No. WO 93/12542 discloses that PbTi03-PbZr03, which is suitable for a ferroelectric memory device, is extremely Ferroelectric materials with low fatigue are also disclosed.
  • the word line 2 23 a is selected, and then one of the lower electrodes 2 11 (for example, the uppermost lower electrode shown in FIG. 14) is selected.
  • the voltage level is set to a level corresponding to the logic voltage “H”
  • the data stored in the ferroelectric capacitor 210 formed on the lower electrode is connected to the connection wiring 23 3 a and the transistor.
  • Each video via 220 It is read out to the dot line 23 33 b.
  • Figure 17 shows the hysteresis characteristics of the ferroelectric capacitor in a graph.
  • the vertical axis corresponds to the polarization charge P of the ferroelectric capacitor, and the horizontal axis corresponds to the electric field E applied to the ferroelectric capacitor. ing.
  • the read voltage that is, the voltage applied to the lower electrode
  • predetermined storage data is written in each memory cell, and the residual charge amount of the ferroelectric capacitor constituting the memory cell is determined by the storage data “1”.
  • the residual charge amount Prl or Pr2 corresponding to "0" is obtained.
  • a predetermined lead line is driven, and the read voltage is applied to a predetermined lower electrode of the ferroelectric capacitor.- From the ferroelectric capacitor located on the predetermined lower electrode, Then, a charge corresponding to the residual charge amount Prl or Pr2 is read out onto the bit line.
  • the force is read out on the bit line 233b as a signal charge corresponding to the stored data.
  • the amount of charge (Prl-P2) and the amount of charge (Pr2-P2) read on the bit line are different.
  • the data stored in the memory cell can be identified by the difference in the load.
  • data is read from the ferroelectric capacitor in this manner, data is read from the memory cell in which the residual charge amount of the ferroelectric capacitor is the residual charge amount Prl by the read operation. Destruction occurs. For this reason, this ferroelectric memory device reads out data and then writes the stored data before reading into each ferroelectric capacitor to restore the data in the memory cell. It has a configuration.
  • the signal charge corresponding to the stored data read to each bit line 233b is amplified by a sense amplifier (not shown) and output to the outside of the ferroelectric memory device. Is done. Thereafter, the voltage level of the lower electrode 211 is set to a level corresponding to the logic voltage, and the word line 223a is set to a non-selected state, and reading is completed.
  • the initial values of the residual charge amounts P rl and P r2 may vary greatly between memory cells in one device (ferroelectric memory device) or between devices, or the hysteresis over time may increase. Fluctuations in the lysis characteristics (changes from the normal characteristics shown by the curve La to the deteriorated characteristics shown by the curve Lb) occur in a short period of time.
  • the present invention has been made in order to solve the above-described problems, and it is possible to suppress variations in characteristics of a strong dielectric capacitor and to reduce fluctuations in characteristics over time.
  • the purpose is to obtain a semiconductor device that has a long service life and a good production yield. Disclosure of the invention
  • a semiconductor device comprises: a first electrode extending along a first direction and having a planar shape having a width direction in a second direction perpendicular to the first direction; A planar shape arranged so as to face the first electrode, wherein the dimension in the first direction is equal to the dimension in the second direction, or the dimension in the first direction is the dimension in the second direction A second electrode having a shorter planar shape, and a ferroelectric layer disposed between the first electrode and the second electrode; the first and second electrodes; and The ferroelectric capacitor is constituted by the ferroelectric layer between the two electrodes.
  • the semiconductor device according to the present invention (claim 2) is the semiconductor device according to claim 1, wherein the second electrode is formed by patterning a predetermined conductive material layer. Are arranged along the first direction, and the interval between the adjacent second electrodes is the minimum size of the opening pattern that can be formed in the conductive material layer.
  • the semiconductor device according to the present invention (claim 3) is the semiconductor device according to claim 1, wherein the planar shape of the second electrode is a polygon, and the size of each corner in the planar shape of the second electrode is -90 degrees or more.
  • a semiconductor device comprises: a first electrode extending along a first direction and having a planar shape having a width direction in a second direction perpendicular to the first direction; A plurality of second electrodes positioned so as to face the first electrode and arranged in a matrix along the first direction and the second direction; and A ferroelectric layer disposed between the first electrode, the ferroelectric layer, and a plurality of second electrodes, wherein a plurality of ferroelectric capacitors are formed by the first electrode, the ferroelectric layer, and the plurality of second electrodes.
  • the semiconductor device according to the present invention (claim 5) is the semiconductor device according to claim 4, wherein each of the second electrodes is formed by a dimension in the first direction and the second electrode.
  • the structure has a planar shape equal to the dimension in the second direction, or a planar shape in which the dimension in the first direction is shorter than the dimension in the second direction.
  • a semiconductor device (claim 6) comprises: a first electrode extending along a first direction, having a planar shape having a second direction perpendicular to the first direction as a width direction; A second electrode which is arranged to face the first electrode, has a planar shape whose longitudinal direction is between the first direction and the second direction, and the first electrode and the second electrode. And a ferroelectric layer disposed between the first and second electrodes and a ferroelectric layer between the two electrodes.
  • a ferroelectric capacitor is constituted by the first and second electrodes and the ferroelectric layer between the two electrodes. is there.
  • the semiconductor device according to the present invention (claim 7) is the semiconductor device according to claim 6, wherein the planar shape of the second electrode is a polygonal shape, and the magnitude of the inner angle in the planar shape of the second electrode is Were set to 90 degrees or more.
  • a semiconductor device comprises: a first electrode extending along a first direction and having a planar shape having a width direction in a second direction perpendicular to the first direction; A first side that is arranged to face the first electrode, is closest to and opposes a first side parallel to the first direction of the first electrode, and a first side of the first electrode.
  • a second electrode having a second side closest to and opposed to a second side parallel to the direction; and a ferroelectric layer sandwiched between the first electrode and the second electrode.
  • a ferroelectric capacitor is formed by the first and second electrodes and a ferroelectric layer between the two electrodes, and the length of the first side of the second electrode is determined by the second side thereof.
  • the distance from the first side of the second electrode to the first side of the first electrode is set to be greater than the length of the first electrode from the second side of the second electrode. To the second side It is larger than the distance at.
  • the semiconductor device according to the present invention (claim 9) is the semiconductor device according to claim 8, wherein the planar shape of the second electrode is a polygonal shape.
  • the magnitude of the interior angle in each of the planar shapes is 90 degrees or more.
  • a semiconductor device includes a plurality of memory cells, each including a ferroelectric capacitor and a memory transistor, arranged in a matrix, and the ferroelectric key.
  • the ferroelectric memory device includes a sense amplifier connected to the bit line and amplifying a data signal on a predetermined bit line.
  • the ferroelectric memory device is connected to the cell plate line extending in the first direction and having a planar shape having a width in a second direction perpendicular to the first direction.
  • a second electrode having a planar shape shorter than the dimension in the second direction, and a ferroelectric layer disposed between the first electrode and the second electrode.
  • the ferroelectric capacitor is constituted by a second electrode and a ferroelectric layer.
  • a semiconductor device is a semiconductor device provided with a ferroelectric capacitor, which extends along a first direction, and has a second direction perpendicular to the first direction in a width direction.
  • a first electrode forming the ferroelectric capacitor having a planar shape as follows; a second electrode forming the ferroelectric capacitor, arranged to face the first electrode; A ferroelectric layer constituting the ferroelectric capacitor disposed between the first electrode and the second electrode; and a second dielectric layer formed to cover a surface of the second electrode.
  • An insulating film having a contact hole formed on the surface of the electrode at a position shifted from the center position to one side of the first electrode in the first direction, and the insulating film Formed on the second electrode through the contact hole And the wiring connected to it.
  • a semiconductor device is a semiconductor device provided with a ferroelectric capacitor, which extends in a first direction and extends in a second direction perpendicular to the first direction in a width direction.
  • a first electrode forming the ferroelectric capacitor having a planar shape as follows; a second electrode forming the ferroelectric capacitor, arranged to face the first electrode; A ferroelectric layer constituting the ferroelectric capacitor, disposed between the first electrode and the second electrode, and formed to cover the surface of the second electrode; An insulating film having a contact hole formed on a predetermined portion of the surface of the electrode; and a wiring formed on the insulating film and electrically connected to the second electrode.
  • the second electrode is cut in its entirety from its predetermined side. And the wiring is connected to a part of the plurality of electrode portions constituting the second electrode via the contact hole. Things. BRIEF DESCRIPTION OF THE FIGURES
  • FIG. 1 is a plan view showing a memory cell array constituting a ferroelectric memory device according to Embodiment 1 of the present invention.
  • FIG. 2 is a cross-sectional view taken along the line II-II in FIG.
  • FIG. 3 is a plan view showing a positional relationship between a lower electrode and an upper electrode constituting the ferroelectric capacitor of the first embodiment.
  • FIG. 4 is a plan view showing a memory cell array constituting a ferroelectric memory device according to Embodiment 2 of the present invention.
  • FIG. 5 is a plan view showing a positional relationship between a lower electrode and an upper electrode constituting the ferroelectric capacitor according to the second embodiment.
  • FIG. 6 is a plan view showing a memory cell array constituting a ferroelectric memory device according to Embodiment 3 of the present invention.
  • FIG. 7 is a plan view showing a positional relationship between a lower electrode and an upper electrode constituting the ferroelectric capacitor according to the third embodiment.
  • FIG. 8 is a plan view for explaining a ferroelectric memory device according to Embodiment 4 of the present invention, in which a lower electrode and an upper portion of a ferroelectric capacitor constituting the ferroelectric memory device are shown. The positional relationship with the electrodes is shown.
  • FIG. 9 is a plan view for explaining a ferroelectric memory device according to a fifth embodiment of the present invention, and illustrates a ferroelectric capacitor device constituting the ferroelectric memory device. 2 shows a positional relationship between a lower electrode and an upper electrode.
  • FIG. 10 is a plan view for explaining a ferroelectric memory device according to Embodiment 6 of the present invention.
  • FIG. 10 (a) is a plan view of the ferroelectric memory device. The figure which shows the positional relationship of the lower electrode and upper electrode of the ferroelectric capacitor which comprises.
  • FIG. 10 (b) is the figure for demonstrating the shape of the upper electrode of this Embodiment 6,
  • FIG. (c) is a diagram showing the shape of the upper electrode according to the sixth embodiment.
  • FIG. 11 is a plan view showing the configuration of a memory cell array using the structure of the upper electrode of the ferroelectric capacitor according to the sixth embodiment and making effective use of the device area.
  • FIG. 12 is a plan view showing a memory cell array constituting a ferroelectric memory device according to Embodiment 7 of the present invention.
  • FIG. 13 is a plan view showing a positional relationship between a lower electrode and an upper electrode constituting the ferroelectric capacitor of the seventh embodiment.
  • FIG. 14 is a plan view showing a memory cell array constituting a conventional ferroelectric memory device.
  • FIG. 15 is a cross-sectional view taken along the line XV-XV in FIG.
  • FIG. 16 is a diagram showing a positional relationship between a lower electrode and an upper electrode in a ferroelectric capacity in a conventional ferroelectric memory device.
  • Fig. 17 is a graph showing the hysteresis characteristics of the ferroelectric capacitor.
  • the present inventors have conducted intensive studies to achieve the above object. As a result, the variation in the characteristics and the variation in the characteristics of the ferroelectric capacitor were found to be various after forming the ferroelectric compress layer constituting the ferroelectric capacitor. It was found that this was due to the deterioration of the material of the ferroelectric layer due to the treatment described above.
  • the lower electrode and the ferroelectric layer are formed by forming a metal film such as platinum and a ferroelectric film on the interlayer insulating film and then patterning them.
  • An etchant or the like penetrates as an impurity from the side surface of the ferroelectric layer exposed by the treatment, and the material deteriorates on the side of the ferroelectric layer.
  • the interface between the ferroelectric layer and the lower electrode is also exposed, so that a resistive layer or the like is formed at the interface by infiltration of impurities.
  • the upper electrode is formed by patterning a metal film such as platinum formed on the ferroelectric layer, the metal film of the ferroelectric layer is removed during this patterning. The exposed portion is subjected to an etching process, which causes deterioration of the material of the ferroelectric layer around the upper electrode.
  • connection wiring when a contact hole is formed by selectively removing a portion of the interlayer insulating film on the upper electrode, impurities are removed through the upper electrode exposed in the contact hole.
  • titanium or the like which is a constituent material of the connection wiring, enters the strong dielectric layer through the upper electrode. As a result, the material is deteriorated in a portion corresponding to the contact hole of the ferroelectric layer.
  • the width of the lower electrode in the direction perpendicular to the longitudinal direction is increased, and the upper electrode is arranged as far as possible from the side of the lower electrode.
  • Increasing the area of the upper electrode makes it possible to reduce the influence of the deteriorated portion of the ferroelectric layer due to impurity diffusion in the ferroelectric capacitor, but simply reduces the size of the lower and upper electrodes. For example, if the non-overlap widths 0 11 and 0 12 shown in FIG. 16 are made larger than the width W 2 of the upper electrode 2 12, the width W 1 of the lower electrode 2 1 1 becomes larger.
  • a new problem arises when the layout area of the memory cell array on the substrate becomes significantly larger than (W 2 + 0 1 1 + 0 12).
  • the present inventors further investigated the relationship between the shape of the upper electrode constituting the ferroelectric capacitor and the above-mentioned characteristic variation, and the position of the contact hole on the upper electrode and the above-mentioned characteristic variation. And developed a system that can avoid the occurrence of the new problem based on these.
  • the inventors of the present invention concluded that, in the conventional ferroelectric capacitor 210, since the length L2 of the upper electrode 212 is longer than the width W2, the side of the ferroelectric layer Of the ferroelectric capacitor, which is greatly affected by the material deterioration of the ferroelectric capacitor, notices that the characteristics and the characteristics of the ferroelectric capacitor tend to fluctuate. Is mainly located in the vicinity of the side of the lower electrode.
  • the planar shape of the upper electrode By making the planar shape of the upper electrode a longitudinal direction in the width direction of the lower electrode, the surface type of the upper electrode is It has been found that the material degradation of the ferroelectric layer included in the ferroelectric capacitor can be reduced without reducing the size of the ferroelectric capacitor.
  • the contact hole of the upper electrode is provided via the upper electrode from the contact hole. It has been found that diffusion of impurities into the ferroelectric layer can be suppressed.
  • FIGS. 1 to 3 are diagrams for explaining a ferroelectric memory device according to a first embodiment of the present invention
  • FIG. 1 is a memory cell device constituting the ferroelectric memory device.
  • Fig. 2 is a cross-sectional view taken along the line II-II in Fig. 1
  • Fig. 3 is the positional relationship between the upper and lower electrodes of the ferroelectric capacitor that constitutes the memory cell.
  • FIG. 1 is a memory cell device constituting the ferroelectric memory device.
  • Fig. 2 is a cross-sectional view taken along the line II-II in Fig. 1
  • Fig. 3 is the positional relationship between the upper and lower electrodes of the ferroelectric capacitor that constitutes the memory cell.
  • reference numeral 100a denotes a memory cell array constituting a ferroelectric memory device, and a first direction D1 and a direction perpendicular to the first direction D1 are provided on a silicon substrate 101 thereof.
  • Transistor regions 120a are arranged in a matrix along the second direction D2, and the silicon substrate ⁇ 01 has a surface region other than the transistor regions.
  • An element isolation insulating film ⁇ 02 is formed.
  • a lower electrode (first electrode) 111a is provided as a cell plate electrode on both sides of the transistor region 120a in each row along the first direction D1. I have.
  • the lower electrode 111a is formed by patterning a metal film such as titanium or platinum, and is formed on the element isolation insulating film 102 via a first interlayer insulating film 103. It is arranged.
  • the lower electrode 11a extends in the first direction D1 and has a strip-like planar shape having a second direction perpendicular to the first direction as a wiring width direction.
  • a ferroelectric layer 113 is formed on the surface.
  • An upper electrode (second electrode) 112a is formed on the ferroelectric layer 113 on the surface of each lower electrode 111a by patterning a gold film such as platinum. Have been. That is, on the ferroelectric layer 113 of each of the lower electrodes 111a, a plurality of upper electrodes 112a are arranged along the first direction D1.
  • the planar shape of each upper electrode 11a is a rectangular shape having the second direction D2 as a longitudinal direction, and the area of the upper electrode ⁇ 12a is lower electrode 11a. It is smaller than the area of a.
  • the surface of the strong dielectric layer 113 and the surface of the upper electrode 112a are covered with a second interlayer insulating film 104. In the figure, the ferroelectric layers 113 and the first and The second interlayer insulating films 103 and 104 are omitted.
  • the lower electrode 111a, the upper electrode 112a located above the lower electrode 111a, and the ferroelectric layer 113 between the lower electrode and the upper electrode form a ferroelectric substance.
  • the body capacitor 110a is configured.
  • the ferroelectric capacitor 110a is arranged on each side of the transistor region ⁇ 20a.
  • a pair of polysilicon word lines 1 2 3 a 1, 1 2 is provided between both lower electrodes 11 1 a facing each other with the transistor region 12 a interposed therebetween.
  • the word lines 1 2 3 a 1 and 1 2 3 a 2 are formed in such a plane shape that they do not overlap with the contact holes 105 a and 105 b in the transistor region 120 a.
  • a source diffusion region 122 and a drain diffusion region 122 of a transistor constituting a memory cell are formed on both sides of the mode line in each of the transistor regions.
  • the portion of the word line located on each transistor region constitutes the gate of the transistor, and is located on the surface region of the substrate 101 via the gate insulating film 102a. are doing.
  • the surfaces of the diffusion regions 12 1,-12 2 and the word lines 12 3 a 1, 12 3 a 2 are formed by the first and second interlayer insulating films 10 3, 10 4. Coated.
  • the source diffusion region 122 located inside the pair of word lines in each of the transistor regions 120 a is connected to the first and second interlayer insulating films 103 and 104. It is connected to a bit line 113b extending along a second direction orthogonal to the first direction D1 via the formed contact hole 105b.
  • the drain diffusion region 122 located outside the pair of lead lines in each of the transistor regions 120a is connected to the connection wiring 111.
  • connection wiring 113a is connected to the upper electrode 112a through a contact hole 104a formed in the second interlayer insulating film 104, and The other end of 113a is connected to the drain diffusion region 122 through the connector hole 105a formed in the first and second interlayer insulating films 103 and 104. Have been.
  • the first interlayer insulating film 103 is made of an insulating material such as NSG (silicon oxide type) or BPSG (borophosphoric oxide silicon).
  • 04 is made of an insulating material such as PSG (phosphorus-doped silicon oxide).
  • ferroelectric material constituting the ferroelectric layer 113 of the ferroelectric capacitor 110a KN03, Pb and a203-ZrO21T i O 2 and PCT i O 3 -Pb Zr O 3 are known.
  • PbTi03-PbZr03 which is suitable for a ferroelectric memory device, is extremely large. Ferroelectric materials with low fatigue are also known.
  • connection wires 113a and the bit lines 113b are formed by patterning a titanium layer and an aluminum layer sequentially formed on a substrate.
  • the connection wiring 113a and the bit line 113b may have a single-layer structure of an aluminum layer. In this case, the same aluminum layer may be formed by patterning, or may be formed by patterning different aluminum layers.
  • the planar shape of the upper electrode 112a is changed by the dimension L 2 in the first direction D 1 to the second direction D 1. 2 has a planar shape shorter than the dimension W 2. Also, the area of the upper electrode 112a disposed so as to face the lower electrode 111a is smaller than the area of the lower electrode 111a.
  • the first side 1 1 1 a 1 of the lower electrode 1 1 1 a and the first side 1 1 2 a 1 of the upper lightning pole 1 ⁇ 2 a which is adjacent and opposed to the first side 1 1 a 1 Distance (hereinafter the first —It is called the burlap width.
  • the distances 0 12 (hereinafter, referred to as a second non-overlap width) are equal, and the first and second non-overlap widths 0 1 1 and 0 12 are equal to the upper electrode 11 1.
  • the dimension in the second direction of 2a (the width direction of the lower electrode) D2 is set to W2 or less.
  • the data read operation of the ferroelectric memory device according to the first embodiment is the same as the operation of the conventional ferroelectric memory device.
  • the lower electrode 111 is formed on the lower electrode (cell plate electrode) 111 a having a band-like planar shape via the ferroelectric layer ⁇ 13.
  • a plurality of upper electrodes 111a are arranged along the longitudinal direction of a to form a plurality of ferroelectric capacitors 110a, and the upper electrode 111a in the longitudinal direction of the lower electrode. Since the dimension L2 is shorter than the dimension W2 in a direction perpendicular to the dimension L2, the material of the upper electrode 112a is deteriorated without reducing the area of the upper electrode 112a. The area overlapping the side of the ferroelectric layer 113 can be reduced. As a result, variations in the characteristics of the ferroelectric capacitor as a whole are reduced, and variations in characteristics over time are also moderated.
  • the width 2 of the upper electrode 112a which is affected by the material deterioration of the ferroelectric layer, is narrow, the non-overlap width ⁇ 11, 012 is narrowed.
  • the contact hole 104 a formed on the upper electrode 112 a is located at a position closer to the center of the upper electrode 112 a than the center thereof. Since it is located at a position shifted to one side, the material deterioration of the ferroelectric layer 113 due to the diffusion of impurities from the contact holes may occur in the part corresponding to the center of the upper electrode 112a. Spreading can be suppressed.
  • the contact hole 104 a formed on the upper electrode 112 a is located at one end of the upper electrode 112 a from the center thereof.
  • the region where the material deterioration of the ferroelectric layer 113 due to the diffusion of impurities from the contact hole 104a is caused by the lower electrode 111 From the side of a, it can be superimposed on the region where the material deterioration occurs, and the region where the material deterioration of the ferroelectric layer 113 does not occur can be secured widely. As a result, it is possible to effectively suppress the characteristic variation and characteristic deterioration of the ferroelectric capacitor.
  • the width (dimension in the second direction D 2) W 2 of the upper electrode 112 a is shorter than its length (dimension in the first direction D 1) L 2
  • the width ⁇ ⁇ 2 and the length L2 of the upper electrode 1 123 may be the same. In this case as well, it is possible to suppress variations in characteristics and fluctuations in characteristics as a whole of the ferroelectric capacitor.
  • FIG. 4 and 5 illustrate a ferroelectric memory device according to Embodiment 2 of the present invention.
  • FIG. 4 is a plan view showing a memory cell array constituting the ferroelectric memory device
  • FIG. 5 is an upper part constituting a ferroelectric capacitor in the above memory cell array.
  • FIG. 3 is a diagram showing a positional relationship between an electrode and a lower electrode.
  • the arrangement interval between adjacent upper electrodes in the first embodiment is set to the opening capable of being formed in the conductive material layer forming the upper electrode.
  • the minimum dimension of the pattern (minimum added dimension) is S2b, and accordingly, the arrangement of the contact holes in the transistor region in the first embodiment is changed.
  • the reference numerals in FIGS. 1 to 3 and those in Okaichi indicate the same as those in the first embodiment, and 100b indicates a ferroelectric memory device.
  • This is the memory cell array to be configured.
  • the transistor region 120b is formed on the silicon substrate 101 along the first direction D1 and the second direction D2 perpendicular thereto. Are arranged in a matrix shape, and an element isolation insulating film 102 is formed on a surface area other than each transistor area of the silicon substrate 101.
  • the lower part where the ferroelectric layer 113 is formed on the surface thereof is similar to the above-described embodiment 1.
  • the electrode (first electrode) 1 11a is provided as a cell plate electrode.
  • an upper electrode (second electrode) 112b formed by patterning a metal film such as platinum is used on the ferroelectric layer 113 on the surface of each of the lower electrodes 111a.
  • a plurality are arranged along the first direction D 1.
  • the arrangement interval between the adjacent upper electrodes 112b is set as the minimum processing dimension S2b.
  • the planar shape of each of the upper electrodes 1 12 b is a rectangular shape whose longitudinal direction is the second direction D 2, as in the first embodiment. Is smaller than the area of the lower electrode 111a.
  • the lower electrode 11 la and the upper electrode The plurality of upper electrodes 1 2b and the ferroelectric layer 113 between the lower electrode and the upper electrode form a plurality of ferroelectric capacitors 10b.
  • the ferroelectric capacitors 11 Ob are arranged on both sides of the transistor region 120b, respectively.
  • a pair of polysilicon word lines 1 2 3 b 1, 1 2 3 b is provided between the lower electrodes 11 a facing each other with the transistor region 110 b interposed therebetween. 2 are arranged so as to straddle a plurality of transistor regions 120b arranged in a line.
  • the plane shapes of the word lines 123b1 and 123b2 are linear.
  • the source diffusion region and the drain diffusion region of the transistor constituting the memory cell are formed on both sides of the lead line in each of the transistor regions. Portions of the lead line located on each transistor region constitute a gate electrode of the transistor, and are located on a surface region of the substrate 101 via a gate insulating film. Further, the surfaces of the diffusion region and the word line are covered with the first and second interlayer insulating films (not shown) as in the first embodiment.
  • the source diffusion region located inside the pair of word lines in each of the transistor regions 12Ob is a contact hole formed in the first and second interlayer insulating films. b is connected to the connection wiring 113c, and the connection wiring 113c is formed via a contact hole 105c formed in a third interlayer insulating film (not shown) on the connection wiring 113c. And is connected to a bit line 115 extending in a second direction orthogonal to the first direction D1.
  • the drain diffusion region located outside the pair of lead lines in each of the transistor regions 120b is connected to the ferroelectric capacitor corresponding to each transistor region by the connection wiring 113a.
  • connection wiring 113a is connected to the upper electrode 112b through the contact hole 104a formed in the second interlayer insulating film.
  • the other end of the connection wiring 113a is connected to a drain diffusion region via a connector hole 105a formed in the first and second interlayer insulating films. I have.
  • the transistor diffusion region 120b has a drain diffusion region 122 (FIG.
  • the contact hole 105a on the upper side and the contact hole 105b on the source diffusion region 122 (see Fig. 2) are aligned on a straight line parallel to the second direction D2. It is arranged as follows.
  • the connection wires 113a and 113c have a two-layer structure of titanium and aluminum as in the first embodiment.
  • the bit line 115 is formed by patterning an aluminum layer or the like formed above the conductor layer having the two-layer structure.
  • the other structure is the same as that of the first embodiment.
  • the first and second interlayer insulating films are made of the same material as that of the first embodiment, and the ferroelectric capacitor is formed.
  • the evening ferroelectric layer 113 is also made of the same ferroelectric material as that of the first embodiment.
  • the arrangement interval of the plurality of upper electrodes 111b arranged in a line on the lower electrode 111a is set to the minimum processing dimension.
  • the layout area occupied by the memory cell array can be reduced to about 60% as compared with the first embodiment.
  • FIG. 6 and 7 are diagrams for explaining a ferroelectric memory device according to Embodiment 3 of the present invention.
  • FIG. 6 is a memory cell array constituting the ferroelectric memory device.
  • FIG. 7 is a diagram showing a positional relationship between an upper electrode and a lower electrode constituting a strong dielectric capacitor in the memory cell array.
  • 100 c is the memory of the ferroelectric memory device according to the third embodiment.
  • the same reference numerals as those in FIGS. 1 to 3 denote the same elements as those of the embodiment.
  • This memory cell array 100 c has a width (dimension in the second direction D 2) W 2 that is smaller than that of the lower electrode 111 a in the first embodiment, instead of the lower electrode 111 a in the first embodiment.
  • the extended lower electrode 11c is biased, and the upper electrodes 11a are arranged in two rows along the first direction D1 on the lower electrode 11c.
  • the arrangement interval of the upper electrodes 112a arranged on the lower wiring 111c along the first direction D1 is the same as the dimension S2 in the first embodiment.
  • the arrangement interval of the upper electrodes 112a arranged in the second direction is the minimum processing dimension S22c.
  • Other configurations are the same as those of the memory cell array 100a of the first embodiment.
  • the planar shape of the upper electrode 1 12a disposed on the lower electrode 1 1 1c is such that the length dimension L2 is smaller than the width dimension W2. Because of the shape, the width 2 of the area of the upper electrode 111a that is affected by the material deterioration of the ferroelectric layer is shortened, and the side of the lower electrode and the side of the upper electrode adjacent thereto are reduced. Even if the distance from the side (non-overlap width) 0-11, 0 12 is reduced, it is possible to suppress the variation in the characteristics and the fluctuation of the characteristics of the entire ferroelectric capacitor.
  • the lower electrode 111c has a wide structure, and the upper electrodes 112a are arranged in two rows on the lower electrode 111c along the above-mentioned first direction D1. Therefore, the area of the lower electrode corresponding to the two rows of the upper electrodes 112a can be reduced as compared with the first embodiment, and the high-density rate of the memory cell array on the substrate can be reduced. Can be achieved.
  • the arrangement interval of the upper electrode 12a arranged on the lower electrode 11c in the width direction is set as the minimum processing dimension S22c.
  • the area occupied by the memory cell array on the substrate It can be reduced by about 10% compared to the first form.
  • FIG. 8 is a diagram for explaining a ferroelectric memory device according to Embodiment 4 of the present invention, and shows a planar shape of an upper electrode of a ferroelectric capacitor constituting the ferroelectric memory device. Is shown.
  • reference numeral 112d denotes an upper electrode constituting the ferroelectric capacitor according to the fourth embodiment.
  • This upper electrode 112d is a lower electrode similar to that of the first embodiment.
  • a plurality are arranged at a predetermined interval along the second direction D 2 on 1 1 a.
  • the upper electrode 112d has a planar shape obtained by chamfering the four corners of the rectangular upper electrode 112a in the first embodiment.
  • the upper electrode 1 1 2 d has a vertically long octagonal shape having the longitudinal direction in the second direction D 2, and all internal angles are larger than 90 degrees. I have.
  • Other configurations are the same as those in the first embodiment.
  • the upper electrode 112 d since the upper electrode 112 d is formed in a polygonal shape having an inner angle larger than 90, the upper electrode 112 d may be used for patterning the upper electrode 112 d.
  • the variation in shape at the corners of the upper electrode can be reduced and reduced, and as a result, compared to the effect of the first embodiment, the variation in characteristics and the variation in characteristics of the ferroelectric capacitor can be further reduced. Can be suppressed.
  • the area of the upper electrode 112d is slightly smaller than that of the first embodiment, but the area reduction due to the chamfering of the rectangular upper electrode 112a is due to the capacity of the ferroelectric capacitor. The values can be so small that they have little effect.
  • the four corners of the upper electrode 112a are chamfered in the memory cell array of the first embodiment, but this is the same as that of the second or third embodiment.
  • the memory cell array 100 Ob or 110 four corners of the upper electrode 112b or 112a are chamfered. In this case, the same effect as in the fourth embodiment can be obtained.
  • Embodiment 5 the same effect as in the fourth embodiment can be obtained.
  • FIG. 9 is a diagram for explaining a ferroelectric memory device according to a fifth embodiment of the present invention.
  • FIG. 9 is a plan view of an upper electrode of a ferroelectric capacitor constituting the ferroelectric memory device. Is shown.
  • reference numeral 112 e denotes an upper electrode constituting the ferroelectric capacitor of the fifth embodiment.
  • This upper electrode 112 e is the same as that of the first embodiment.
  • the plurality of lower electrodes 111a extending along the first direction D1 are arranged at a predetermined pitch along a second direction D2 perpendicular to the first direction D1.
  • this upper electrode 1 12 e is different from the rectangular upper electrode 1 12 a in the first embodiment, and its planar shape is 4 5 with respect to the first direction D 1. ° in the form of a hexagon whose longitudinal direction is D 3.
  • the hexagonal shape of the upper electrode 1 1 2 e has two opposing horizontal sides 1 1 2 el and 1 2 e 2 parallel to the first direction D 1, respectively, and Two longitudinal sides 1 1 2 e 3, 1 1 2 e 4 connected to the horizontal side and parallel to the second direction D 2, the vertical side 1 1 2 e 4 and the horizontal side 1 1 2 el And a hypotenuse 1 1 2 e 6 connecting the vertical side 1 1 2 e 3 and the horizontal side ⁇ 1 2 e 2.
  • the hypotenuses 1 1 2 e 6 and 1 2 e 5 are parallel to the third direction D 3.
  • Other configurations are the same as those in the first embodiment.
  • the planar shape of the upper electrode 112 e forms an angle of 45 ° with respect to the first direction D 1, that is, the longitudinal direction of the lower electrode 111 a. Since it has a hexagonal shape with the direction D 3 as the longitudinal direction, the ferroelectric layer is affected by material degradation at both sides parallel to the first direction D 1 of the ferroelectric layer, as in the first embodiment. However, the area of the upper electrode 112 e can be reduced. Further, in the fifth embodiment, the longitudinal direction of the upper electrode 112 e is defined as an oblique direction D 3 which is 45 ° with respect to the width direction (second direction) D 2 of the lower electrode.
  • the length of the upper electrode 112 e can be made longer on the lower electrode 111 a having the determined width dimension W 1.
  • the capacitance value of the ferroelectric capacitor can be increased by about 25% as compared with the ferroelectric capacitor of the first embodiment.
  • the lower electrode 1 Even if the distance between the opposed oblique sides of the adjacent upper electrodes 112 e is, for example, the minimum processing dimension, the lower electrode 1 An empty area 1 16 e is formed near both sides of 11 a.
  • a polysilicon wiring layer and a semiconductor element can be arranged in the empty area 116e, thereby providing a device area, that is, a substrate area in a ferroelectric memory device. Can be used effectively.
  • FIG. 10 is a view for explaining a ferroelectric memory device according to Embodiment 6 of the present invention, and shows a plan shape of an upper electrode of a ferroelectric capacitor constituting the ferroelectric memory device. Is shown.
  • reference numeral 112 f denotes an upper electrode constituting the ferroelectric capacitor according to the sixth embodiment, and upper electrode 112 f corresponds to the lower electrode 1 as in the first embodiment.
  • Plural pieces are arranged at a predetermined pitch along the first direction D1 on 11a.
  • this upper electrode 112 is different from the rectangular upper electrode 112a in the first embodiment, and has a rectangular shape F0 (FIG. 1) having a first direction D1 as a longitudinal direction.
  • 0 (b)) has a planar shape F (FIG. 10 (c)) formed by cutting out one corner fc.
  • the hexagonal shape F of the upper electrode 1 1 2 ⁇ has opposite long sides 1 1 2 f 1 and first short sides 1 1 2 f 2, which are parallel to the direction D 1 and are opposite to each other. It has opposing longitudinal long sides 112f and parallel short sides 112f parallel to the second direction D2 perpendicular to the first direction D1.
  • the horizontal long side 1 1 2 f 1 and the vertical long side 1 1 2 f 3 whose one ends are connected respectively correspond to the horizontal side a 1 and the vertical side b 1 of the rectangular shape F 0.
  • each of the short side 1 1 2 f 2 and the vertical short side 1 1 2 f 4 is connected to the other end of the horizontal long side 1 1 2 f 1 and the vertical long side 1 1 2 f 3, respectively. It is located on the vertical side a 2 and the horizontal side b 2.
  • the shape F has one end connected to the other end of the vertical short side 1 1 2 f 4 and a second horizontal short side 1 1 2 f 5 parallel to the horizontal long side 1 1 2 f 1.
  • One end is connected to the other end of the short side 1 1 2 f 2
  • the other end is connected to the other end of the second short side 1 1 2 f 5, and the short side 1 1 2 f 2
  • the hypotenuse 1) 2 f 6 where the inner angle is an obtuse angle.
  • an arrangement shown in FIG. 10C and an arrangement obtained by rotating the arrangement by 180 ° are alternately arranged.
  • the second lateral short side 1 1 2 f 5 of one of the adjacent upper electrodes 1 1 2 f and the lateral long side 1 1 2 f 1 of the other upper electrode 1 f are positioned on the same straight line. I have to.
  • the distance between the vertical sides of the adjacent upper electrodes 112 is set to the minimum processing dimension S22.
  • Other configurations are the same as those of the first embodiment.
  • the upper electrode 112f (having the arrangement shown in FIG. 10 (c)) is in close proximity to the side 1111a2 of the lower electrode 111a.
  • Non-overlap width 0 22 at the short side 1 1 2 f 2 that is, the short side 1 1 2 f of the upper electrode 1 1 2 f and the side 1 1 a of the lower electrode 1 1 1 a Since the distance from 1 a 2 is reduced, the capacity of the ferroelectric capacitor is increased. I can do it.
  • the upper electrode 1 1 2 f (the arrangement shown in Fig.
  • the portion of the long side 1 1 2 f 1 adjacent to the side 1 1 1 a 1 of the lower electrode 1 1 1 a The width of the non-overlapping width 0 2 1, that is, the distance between the long side i 1 2 f 1 of the upper electrode 1 1 2 ⁇ and the side 1 1 1 a 1 of the lower electrode 1 1 1 a is increased. Therefore, it is possible to suppress the influence of the material deterioration on the side portion of the ferroelectric layer formed on the lower electrode 11a] from affecting the ferroelectric capacitor. This has the effect that the area of the ferroelectric capacitor can be increased and the capacitance value can be increased while suppressing the occurrence of characteristic variations and characteristic fluctuations of the ferroelectric capacitor.
  • the ferroelectric capacitors are not arranged in a straight line but arranged in a zigzag pattern, the layout of the memory cell array, that is, The degree of freedom in the arrangement of the memory transistors and the ferroelectric capacitors and, consequently, the degree of freedom in the arrangement of bit lines and word lines can be improved.
  • the length of the first lateral short side 1 1 2 f 2 of the upper electrode 1 12 f located close to the side of the lower electrode 1 1 1 a is described. As the distance becomes shorter, the distance between the first lateral short side 1 1 2 f 2 and the side of the lower electrode 1 1 1 a is shortened, so that the characteristic variation of the ferroelectric capacity is reduced. In addition, it is possible to increase the capacitance value while suppressing the occurrence of fluctuations and characteristics easily.
  • a region between the lateral side of the adjacent upper electrode 1 1 2 f and the lateral side of the lower electrode 1 1 1 a where the longitudinal short sides 1 1 2 f 4 face each other That is, one long side 1 1 2 f 1 of both upper electrodes 1 1 2 f and its
  • the free space 1 16 ⁇ sandwiched between the other second short side 1 1 2 f 5 and the side of the lower electrode 1 1 1 a includes, for example, a polysilicon wiring layer or a semiconductor.
  • the device can be arranged, and there is an effect that the device can be effectively used.
  • Figure 11 shows the composition of the memory cell array 100f in which the above-mentioned free space 1 16f is effectively used as an area for arranging the polysilicon layer constituting the lead line. I have.
  • the transistor region 120f has a horizontally long shape with the first direction D1 as a longitudinal direction, and the drain diffusion in each transistor region 120f is performed.
  • the contact hole 105a on the region and the contact hole 105b on the source diffusion region are arranged on a straight line parallel to the first direction D1.
  • a pair of word lines 1 2 3 f 1 and 1 2 3 are arranged along the first direction D 1.
  • f 2 is arranged.
  • the word lines 123f1 and 123f2 are respectively connected to the gate portions constituting the gate electrodes, which are located between the source and drain diffusion regions of the transistor regions 120 ⁇ .
  • the gate section] 23 f11 and 123f22 are formed integrally with the word line, and the portion of the word line connected to the -gate section and the vicinity thereof are connected to the lower wiring 1. It is located immediately below the empty area 1 16 f of 11 a.
  • the part of the lower electrode 111a where the ferroelectric capacitor is formed needs to be flat, and other components cannot be placed below this part.
  • the space below the free space 1 16 ⁇ is formed.
  • a part of the word lines 123f1 and 123f2 can be arranged as described above, and thereby, the device area, that is, the memo on the substrate is reduced. The area occupied by the re-array can be used effectively. Note that, in addition to the above-described first to sixth embodiments, it is also possible to realize a memory cell array configuration combining these.
  • the structure of the ferroelectric capacitor in the memory cell array constituting the ferroelectric memory device has been described, but the structure of the ferroelectric capacitor shown in each embodiment is described. This structure can be applied to circuits other than the memory cell array.
  • FIGS. 12 and 13 are views for explaining a ferroelectric memory device according to Embodiment 7 of the present invention.
  • FIG. 12 is a plan view showing a memory cell array constituting the ferroelectric memory device.
  • FIGS. 13 and 14 are views showing the positional relationship between the upper electrode and the lower electrode constituting the ferroelectric capacitor in the memory cell array.
  • 100 g is a memory cell array constituting the ferroelectric memory device according to the seventh embodiment.
  • the planar shape of the upper electrode 112 g is changed to the central part of both sides along the second direction D 2 of the upper electrode 112 b in the second embodiment.
  • the shape is the same as that of the above-mentioned Embodiment 2-.
  • the material deterioration of the ferroelectric layer due to the diffusion of impurities from the contact hole 104 a formed on the upper electrode 112 a is caused by the upper electrode 112. It is possible to prevent the portion corresponding to the center of a from extending to some extent by the above-mentioned notch 112g. In other words, it is possible to prevent the region where the material deterioration of the ferroelectric layer occurs due to the diffusion of impurities from the contact hole 104a from spreading to the central portion of the upper electrode 112b, and the ferroelectric layer A wide area in which material deterioration does not occur can be secured. As a result, it is possible to effectively suppress the characteristic variation and characteristic deterioration of the ferroelectric capacitor. Industrial applicability
  • the strip-shaped planar shape has the first direction as the longitudinal direction and the second direction orthogonal to the first direction as the width direction.
  • a second electrode is arranged on the first electrode via a ferroelectric layer to form a ferroelectric capacitor, and the planar shape of the second electrode is The planar shape in which the dimension in the first direction is equal to the dimension in the second direction, or the planar shape in which the dimension in the first direction is shorter than the dimension in the second direction.
  • the area of the second electrode which is located along the side of the first electrode, occupies a smaller portion of the entire second electrode, whereby the ferroelectric capacitor becomes Poor material in the region of the body layer corresponding to the side of the first electrode Influence the Ku have structure in response to the of. As a result, there is an effect that the variation in the characteristics of the ferroelectric capacitor can be suppressed, and the variation in the characteristics can be prevented.
  • the distance between the side of the first compressing electrode and the side of the second electrode adjacent to the first compressing electrode can be reduced without reducing the area of the second electrode.
  • the effect is that the layout area of the ray can be reduced without reducing the capacity of the ferroelectric capacitor.
  • a plurality of the second electrodes are arranged along the first direction so as to face the first electrodes. Since the interval between adjacent second electrodes is set to the minimum processing size of the opening pattern of the conductive material layer constituting the second compressing electrode, a plurality of ferroelectric capacitors are provided. The layout area of a memory cell array equipped with a capacitor can be reduced.
  • the planar shape of the second electrode is a polygonal shape, and the planar shape of the second electrode is Since the internal angles of the electrodes were set to 90 ° or more, the processing of the second electrode could be performed with higher reproducibility, and as a result, the characteristics of the ferroelectric capacitor could be improved. This has the effect that variations and characteristic variations can be further suppressed.
  • the first direction is defined as the longitudinal direction
  • the second direction orthogonal to the first direction is defined as the band-shaped planar shape.
  • a plurality of second electrodes arranged on the first electrode via a ferroelectric layer to form a plurality of ferroelectric capacitors. Since the arrangement of the plurality of second electrodes is a matrix arrangement in which the second electrodes are arranged vertically and horizontally, the number of ferroelectric capacitors per unit surface type on the memory cell array This has the effect of enabling a high-density layout of the memory cell array on the substrate.
  • the second electrode is arranged in a plurality in the first direction so as to face the first electrode. Since the spacing between adjacent second electrodes is set to the minimum processing size of the opening pattern of the conductive material layer forming the second electrode, the memory cell array on which a plurality of ferroelectric capacitors are mounted The layout area can be reduced.
  • the first direction is defined as a longitudinal direction
  • the second direction orthogonal to the first direction is defined as a band-shaped planar shape.
  • a second electrode is disposed on the first electrode via a ferroelectric layer to form a ferroelectric capacitor, and the planar shape of the second electrode is Since the longitudinal direction is the direction between the first direction and the second direction, the region of the second electrode located along the side of the first electrode is the second region.
  • the ratio of the ferroelectric capacitor to the entire area of the first electrode is reduced, and the ferroelectric capacitor is affected by the material deterioration in the region of the ferroelectric layer corresponding to the side of the first electrode. Difficult to receive It is made. As a result, there is an effect that variation in characteristics of the ferroelectric capacitor can be suppressed, and variation in characteristics can be prevented.
  • the distance between the side of the first electrode and the side of the second electrode adjacent to the first electrode can be reduced without reducing the area of the second electrode.
  • the effect is that the area of the ray can be reduced without reducing the capacity of the ferroelectric capacitor.
  • the planar shape of the second electrode is a polygonal shape, and each inner angle of the planar shape of the second electrode is Since the size is 90 ° or more, the processing of the second electrode can be performed with higher reproducibility. This has the effect of further suppressing characteristic fluctuations.
  • the first electrode has a band-like planar shape in which the first direction is the longitudinal direction and the width direction is the second direction orthogonal to the first direction.
  • a second electrode is disposed on the first electrode via a ferroelectric layer to form a ferroelectric capacitor, and the second electrode is parallel to the first direction of the first electrode.
  • the length of the first side of the second electrode closest to and opposed to the first side is the closest to the second side parallel to the first direction of the first electrode.
  • the length from the second side of the second electrode is longer than the length of the second side of the second electrode, and the distance from the first side of the second electrode to the first side of the first electrode is greater than the length of the second side of the second electrode.
  • the longer one of the first and second sides of the second pole became farther from the side of the first electrode. And urge The electric capacitor is less susceptible to material degradation in the region of the ferroelectric layer corresponding to the side of the first electrode.
  • the shorter of the first and second sides of the second electrode approaches the side of the first electrode, and the capacitance of the ferroelectric capacitor increases. As a result, the ferroelectric capacitor characteristics variation and characteristic fluctuation are suppressed while This has the effect that the capacitance value can be increased by increasing the area of the electric capacitor.
  • the ferroelectric capacitors can be easily arranged in a zigzag pattern, whereby the layout of the memory cell array, that is, the arrangement of the memory transistor and the ferroelectric capacitor can be freely adjusted.
  • the degree of freedom of the arrangement of the bit lines and the lead lines can easily be improved.
  • the planar shape of the second electrode is a polygonal shape, and each inner angle of the planar shape of the second electrode is Since the size of each of the electrodes is set to 90 ° or more, the processing of the second electrode can be performed with higher reproducibility, thereby reducing the characteristic variation and characteristic fluctuation of the ferroelectric capacitor. Has the effect of being able to suppress
  • a plurality of memory cells each including a ferroelectric capacitor and a memory transistor, a plurality of bit lines, a plurality of ground lines, and a sense And a first electrode having a band-shaped planar shape having a first direction as a longitudinal direction, and a second direction orthogonal to the first direction as a width direction.
  • a second electrode is disposed on the first electrode via a ferroelectric layer to form a ferroelectric capacitor, and the planar shape of the second electrode is defined by the dimension in the first direction and the second shape.
  • the side of the first electrode in the second electrode Area along the entire second electrode
  • the ratio of the ferroelectric layer to the ferroelectric layer is less affected by material deterioration in the region corresponding to the side of the first electrode of the ferroelectric layer. Structure.
  • the variation in the characteristics of the ferroelectric capacitor can be suppressed, and the variation in the characteristics can be prevented.
  • the distance between the side of the first electrode and the side of the second electrode adjacent to the first electrode can be reduced without reducing the area of the second electrode.
  • the layout area of the ray can be reduced without lowering the capacitance of the ferroelectric capacitor.
  • the first direction is defined as the long direction
  • the second direction orthogonal to the first direction is defined as the width direction of the band-shaped flat surface.
  • a second electrode is disposed on the first electrode via a ferroelectric layer to form a ferroelectric capacitor, and an insulator covering the surface of the second electrode is provided. Since a contact hole was formed at a position shifted from the center position of the second electrode to one side of the first electrode along the first direction, the contact hole was formed from the contact hole.
  • the region where the material deterioration of the ferroelectric layer due to the diffusion of impurities of the first electrode can be overlapped with the region where the material deterioration of the side of the first electrode occurs and the region where the material deterioration of the ferroelectric layer does not occur Can be secured widely. As a result, it is possible to effectively suppress characteristic variations and characteristic deterioration of the ferroelectric capacitor.
  • the first direction is the long direction
  • the second direction orthogonal to the first direction is the width direction of the band-shaped flat surface.
  • a second electrode is arranged on the first electrode via a ferroelectric layer to form a ferroelectric capacitor, and the second electrode is entirely
  • the structure is divided into a plurality of electrode parts by cutting from the predetermined side, and wiring is connected to a part of the plurality of electrode parts via a connector hole.
  • the above-mentioned cuts can prevent the deterioration of the material of the ferroelectric layer over a wide range due to the diffusion of impurities from the contact holes formed on the second electrode to some extent. it can. That is, it is possible to widely secure a region in which the material of the ferroelectric layer does not deteriorate. As a result, it is possible to effectively suppress the characteristic variation and characteristic deterioration of the ferroelectric capacitor.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

明 細 書 半 導 体 装 置 技術分野
本発明は半導体装置に関し、 特に強誘電体メモ リ装置のおける特性の ばらつきや特性劣化の改善に関する ものである。 背景技術
従来の半導体装置と しては、 例えば増幅回路， 発振回路， 電源回路等 を搭載した比較的規模の小さい集積回路から、 マイ ク ロプロセッサゃメ モリ装置と しての大規模な集積回路まで種々のものが開発されている。 特に近年、 不揮発性メ モリ装置の一種と して、 メ モリ セルを構成するキ ャパシ夕と して強誘電体キャパシ夕を備えた強誘電体メ モ リ装置が考案 されている。
上記強誘電体キャパシタは、 対向する一対の電極と、 該両電極間に持 挟された強誘電体材料からなる誘電体層とから構成されており、 上記両 - 電極間の印加電圧と強誘電体材料の分極率との対応関係についてヒステ リ シス特性を有している。 つま り、 強誘電体キャパシタは、 電界 （印加 電圧） が零のときでも、 電圧印加の履歴に応じた極性の残留分極が強誘 電体層内に残る構成となっており、 上記強誘電体メモリ装置では、 記憶 データを強誘電体キャパシタの残留分極で表わすこ とによ り、 記憶デー 夕の不揮発性を実現している。
このよ うな強誘電体キャパシタを用いた不揮発性メ モ リ装置では、 強 誘電体キヤパシ夕のヒステ リ シス特性のばらっきを少な く し、 かつヒス テ リ シス特性の使用による変動を少な くすることが重要な課題となつて いる。 以下、 具体的に説明すると、 図 1 4 〜図 1 6 は、 従来の強誘電体メ モ リ装置を説明するための図であり、 図 1 4 は該強誘電体メ モ リ装置にお けるメ モ リ セルア レイを示す平面図、 図 1 5 は該図 1 4 における XV— XV 線部分の断面図、 図 1 6 は強誘電体キャパシ夕の上部電極と下部電 極との位置関係を示す平面図である。
図において、 2 0 0 は強誘電体メ モ リ装置を構成するメ モ リ セルァ レ ィであ り、 そのシ リ コ ン基板 2 0 1 上には、 第 1 の方向 D 1 に沿って ト ラ ンジスタ領域 2 2 0 a が複数配列されており、 該シ リ コ ン基板 2 0 1 の、 ト ラ ンジスタ領域 2 2 0 a以外の部分は、 素子分離絶縁膜 2 0 2が 形成されている。
また、 第 1 の方向 D 1 に沿った 1 列の トラ ンジスタ領域 2 2 0 aの両 側には、 素子分離絶縁膜 2 0 2上に第 1 の層間絶縁膜 2 0 3を介して下 部電極 （第 1 の電極） 2 1 1 がセルプレー ト電極と して形成されている。 該下部電極 2 1 1 は、 チタ ンや白金等の金属材料から構成されており 、 上記第 1 の方向 D 1 に沿って延びる帯状平面形状を有している。 この下 部電極 2 1 1 の表面には、 強誘電体層 2 1 3 が形成されている。
また、 上記下部電極 2 1 1 表面の強誘電体層 2 1 3上には、 上記各 ト ラ ンジス夕領域 2 2 0 a に対応して、 チタ ンや白金等の金属材料からな る上部電極 （第 2の電極） 2 1 2が形成されている。 つま り上記強誘電 体層 2 1 3 上には、 上記第 1 の方向 D 1 に沿って上部電極 2 1 2が複数 配置されている。 各上部電極 2 1 2 の平面形状は、 上記第 1 の方向 D 1 を長手方向とする長方形形状となっており、 また図 1 4から分かるよう に該各上部電極 2 1 2の面積は下部電極 2 1 1 の面積よ り小さ く なつて いる。 こ こで、 強誘電体キャパシタ 2 1 0 は上記下部電極 2 1 1 ， 上部 電極 2 1 2及びこれらの間に位置する強誘電体層 2 1 3 によ り構成され ており、 上記強誘電体層 2 1 3 の表面及び上部電極 2 1 1 の表面は第 2 の層間絶縁膜 2 0 4 によ り被 ¾されている。 なおここでは、 上記上部電極 1 1 2 は下部電極 2 1 1 の中央部分に配 置されてお り、 下部電極 2 1 1 の一方の側辺 2 1 1 a 1 とこれに対向す る上部電極 2 1 1 の側辺 2 1 1 a 1 との距離 （以下、 非オーバ一ラ ップ 幅） 0 11、 及び下部電極 2 1 1 の他方の側辺 2 1 1 a 2 とこれに対向す る上部電極 2 1 1 の側辺 2 1 1 a 2 との距雜 （以下、 非オーバーラ ッ プ 幅） 0 12は等し く している。
また、 上記 ト ラ ンジスタ領域 2 2 0 a を挟んで対向する一対の下部電 極 2 1 1 の間には、 ポ リ シ リ コ ンからなる一対のワー ド線（第 2 の配線） 2 2 3 a , 2 2 3 b力 、 1 列に並ぶ複数の トラ ンジスタ領域 2 2 0 a に 跨がるよ う配置されている。 該各 ト ラ ンジスタ領域 2 2 0 a における該 ワー ド線 2 2 3 a , 2 2 3 bの両側には、 メ モ リセルを構成するメ モ リ ト ラ ン ジスタ 2 2 0のソース拡散領域 2 2 2 , ドレイ ン拡散領域 2 2 1 が形成されている。 上記ワー ド線 2 2 3 a , 2 2 3 bの各 ト ラ ンジスタ 領域 2 2 0 a上に位置する部分は、 上記メモリ トラ ンジスタ 2 2 0のゲ — ト電極を構成しており、 基板表面上にゲー ト絶緣膜 2 0 2 a を介して 位置している。 上記拡散領域 2 2 1 , 2 2 2及びワー ト線 2 2 3 a , 2 2 3 bの表面は、 上記第 1 及び第 2の層間絶縁膜 2 0 3， 2 0 4 によ り 被覆されている。 なお、 図 1 4 ではこれらの層間絶縁膜は省略している。 そ して、 上記各 トラ ンジスタ領域 2 2 0 a における一対のヮー ド線 2 2 3 a及び 2 2 3 b間に位置するソース拡散領域 2 2 2 は、 上記第 1 , 第 2の層間絶縁膜 2 0 3 , 2 0 4 に形成したコ ンタ ク トホール 2 0 5 b を介して、 上記第 1 の方向 D 1 と直交する第 2 の方向 D 2 に沿って延び る ビッ ト線 2 3 3 b に接続されている。 また、 上記各 トラ ンジスタ領域 2 2 0 a における対向するヮー ド線 2 2 3 a , 2 2 3 bの外側に位置す る ド レイ ン拡散領域 2 2 1 は、 接続配線 2 3 3 a によ り上記上部電極 2 1 2 に電気的に接続されている。 つま り上記接続配線 2 3 3 a の一端部 は、 上記第 2の層間絶縁膜 2 0 4 に形成したコ ンタク トホール 2 0 4 a を介して上記上部電極 2 1 2 に接続され、 上記接続配線 2 3 3 a の他端 部は、 上記第 1 , 第 2の層間絶縁膜 2 0 3， 2 0 4 に形成したコ ンク タ トホール 2 0 5 a を介して ドレイ ン拡散領域 2 2 1 に接続されている。 こ こで、 上記下部電極 2 1 1 及び強誘電体層 2 1 3 は、 上記層間絶縁 膜 2 0 3上にチタ ンや白金等の金厲材料、 及び強誘電体材料を順次成膜 し、 これらをパターニングしてなる もの、 上記上部電極 2 1 2 は、 上記 強誘電体層 2 1 3上にチタ ンや白金等の金属材料を成膜し、 これをパタ 一二ングしてなる ものである。 また、 上記ビッ ト線 2 3 3 b及び接続配 線 2 3 3 a は、 上記層間絶縁膜 2 0 4 上に形成したアルミ 等の金属膜を パターニングして形成したものである。 また上記ヮー ド線 2 2 3 a , 2 2 3 b は、 ゲー ト絶縁膜 2 0 2 a及び素子分離絶縁膜 2 0 2上に形成し たポ リ シ リ コ ン膜をパターニングしてなる ものである。
上記第 1 の層間絶縁膜 2 0 3 は N S G (酸化珪素系） や B P S G (ボ ロ ン燐 ドープ酸化シ リ コ ン） 等の絶縁材料からな り 、 第 2 の層間絶縁膜 2 0 4 は、 例えば P S G (燐 ドープ酸化シ リ コ ン） からなる。
また、 上記強誘電体キャパシタの強誘電体層 2 1 3 を構成する強誘電 体材料と しては、 K N 0 3 、 P b L a 2 0 3 - Z r O 2 — T i 0 2 、 - および P b T i 0 3 - P b Z r O 3 などが知られている。 また、 P C T 国際公開第 W 0 9 3 / 1 2 5 4 2号公報には、 強誘電体メ モ リ装置に適 した、 P b T i 0 3 - P b Z r 0 3 に比べて極端に疲労の小さい強誘電 体材料も開示されている。
次に動作について簡単に説明する。
このような構成の強誘電体メ モ リ装置では、 例えばワー ド線 2 2 3 a を選択し、 続いて下部電極 2 1 1 の 1 つ （例えば図 1 4 に示す一番上の 下部電極） を駆動して、 その電圧レベルを論理電圧 " H " に対応する レ ベルとすると、 この下部電極上に形成された強誘電体キャパシタ 2 1 0 の記憶データが接続配線 2 3 3 a及び トラ ンジスタ 2 2 0を介して各ビ ッ ト線 2 3 3 bに読み出される。
この読み出 し動作の原理を簡単に説明する。 図 1 7は強誘電体キャパ シタのヒステリ シス特性をグラフで示しており、 縱軸を強誘電体キャパ シ夕の分極電荷量 P、 横軸を強誘電体キャパシタへの印加電界 Eに対応 させている。 また、 P 1 , P 2 は、 それぞれ強誘電体キャパシ夕に電界 E l ， E 2 ( =一 E l ) を印加したときに生ずる分極電荷量、 P rlは 印加電圧 E 1 に対する残留電荷量、 P r2は印加電圧 E 2 ( - - E 1 ) に対する残留電荷量、 E clは残留電荷量 P r2に対する抗電界、 E c2は 残留電荷量 P rlに対する抗電界である。 なお、 この強誘電体メ モリ装置 ではデータの読み出 し時に強誘電体キャパシタに印加される読出 し電圧 (つま り下部電極に印加される電圧） は、 上記強誘電体キャパシ夕の印 加電界が E 2 となる電圧に決められている。
上記強誘電体メ モリ装置では、 各メ モ リ セルに所定の記憶データが書 き込まれており、 該メ モリセルを構成する強誘電体キャパシタの残留電 荷量は、 該記憶データ 「 1 」 あるいは 「 0」 に対応した残留電荷量 P rl あるいは P r2となっている。 この状態で、 所定のヮー ド線が駆動され、 強誘電体キャパシタの所定の下部電極に上記読み出 し電圧が印加される - と、 該所定の下部電極上に位置する強誘電体キャパシタからは、 残留電 荷量 P rlあるいは P r2に応じた電荷かビッ ト線上に読み出される。 例えば、 残留電荷量が P r2である強誘電体キャパシ夕からは、 印加電 圧 E 2 に対応する分極電荷量 P 2 と残留電荷量 P r2との差 Δ Ρ 2 ( = P r2- P 2 )力 、 記憶データに対応する信号電荷と してビッ ト線 2 3 3 b上に読みだされる。また残留電荷量が P rlである強誘電体キャパシタ からは、 印加電圧 E 2 に対応する分極電荷量 P 2 と残留電荷量 P rl と の差 Δ Ρ 1 ( = P rl- P 2 ) が、 記憶データに対応する信号電荷と し てビッ ト線上に読みだされる。 この場合、 ビッ ト線上に読みだされる電 荷量 （ P rl— P 2 ) と電荷量 （ P r2— P 2 ) とは異なるため、 この電 荷量の違いによ り メ モ リセルに記憶されているデータを識別するこ とが できる。 また、 このよう に して強誘電体キャパシ夕からデータを読みだ す構成では、強誘電体キャパシタの残留電荷量が残留電荷量 P r lである メモリ セルについては読み出 し動作によ り、 データ破壊が生ずる。 この ためこの強誘電体メ モ リ装置は、 データの読み出 しを行った後、 各強誘 電体キャパシ夕に読み出 し前の記憶データを書き込んでメ モリセルのデ 一夕を修復する回路構成を有している。
そ して各ビッ ト線 2 3 3 b に読み出された記憶データに対応する信号 電荷は、 セ ンスアンプ （図示せず） によ り増幅されて、 強誘電体メ モ リ 装置の外部に出力される。 その後、 上記下部電極 2 1 1 の電圧レベルを 論理電圧 に対応する レベルと し、 上記ワー ド線 2 2 3 aを非選択 状態と して読みだしを終了する。
ところが、 従来の強誘電体キャパシタ 2 1 0 では、 特性のばらつき， つま り強誘電体層の分極率のばらつきが大き く 、 また特性変動， つま り 分極率の経時変化を起こ しゃすいという問題があつた。
つま り、 上記図 1 7 に示す強誘電体キャパシ夕のヒステ リ シス特性曲 線における、 印加電界 E 1 , E 2 に対する分極電荷量 P 1 ， P 2 、 抗 電界 E C 1， E C2、 あるいは残留電荷量 P r l , P r2の初期値が、 1 つの デバイ ス （強誘電体メ モ リ装置） 内のメ モリ セル間、 あるいはデバイ ス 間で大き く ばらついたり、時間の経過に伴う ヒステ リ シス特性の変動（曲 線 L aで示す正常な特性から、 曲線 L bで示す劣化した特性への変化） が短期間で生じたりする。
本発明は上記のような問題点を解決するためになされたもので、 強誘 電体キャパシタの特性のばらつきを抑え、 かつ時間の経過に伴う特性変 動を小さ く するこ とができる、 耐用年数が長く 製造歩留りのよい半導体 装置を得るこ とを目的とする。 発明の開示
本発明 （請求項 1 ) に係る半導体装置は、 第 1 の方向に沿って延び、 該第 1 の方向と垂直な第 2の方向を幅方向とする平面形状を有する第 1 の電極と、 該第 1 の電極と対向するよう配置され、 上記第 1 の方向にお ける寸法と上記第 2の方向における寸法とが等しい平面形状、 あるいは 上記第 1 の方向における寸法が上記第 2の方向における寸法よ り短い平 面形状を有する第 2の電極と、 上記第 1 の電極と第 2の電極との間に配 置された強誘電体層とを備え、 上記第 1 , 第 2の電極、 及び該両電極間 の強誘電体層によ り強誘電体キャパシタを構成したものである。
本発明 （請求項 2 ) に係る半導体装置は、 請求項 1 記載の半導体装置 において、 上記第 2の電極を所定の導電性材料層のパターニングによ り 形成したものと し、 該第 2 の電極を上記第 1 の方向に沿って複数個配列 し、 該隣接する第 2 の電極の配置間隔を、 上記導電性材料層に形成可能 な開口パター ンの最小寸法と したものである。
本発明 （請求項 3 ) に係る半導体装置は、 請求項 1 記載の半導体装置 において、 上記第 2 の電極の平面形状を多角形形状と し、 該第 2 の電極 の平面形状における各角の大きさを、 いずれも 9 0度以上と したもので - ある。
本発明 （請求項 4 ) に係る半導体装置は、 第 1 の方向に沿って延び、 該第 1 の方向と垂直な第 2の方向を幅方向とする平面形状を有する第 1 の電極と、 該第 1 の電極と対向するよう位置し、 上記第 1 の方向及び第 2の方向に沿ってマ ト リ クス状に配列された複数の第 2 の電極と、 上記 第 1 の電極と第 2の電極との間に配置された強誘電体層とを備え、 上記 第 1 の電極、 強誘電体層、 及び複数の第 2 の電極によ り、 複数の強誘電 体キャパシタを構成したものである。
本発明 （請求項 5 ) に係る半導体装置は、 請求項 4 記載の半導体装置 において、 上記各第 2 の電極を、 上記第 1 の方向における寸法と上記第 2 の方向における寸法とが等しい平面形状、 あるいは上記第 1 の方向に おける寸法が上記第 2 の方向における寸法よ り短い平面形状を有する構 造と したものである。
本発明 （請求項 6 ) に係る半導体装置は、 第 1 の方向に沿って延び、 該第 1 の方向と垂直な第 2の方向を幅方向とする平面形状を有する第 1 の電極と、 該第 1 の電極と対向するよう配置され、 上記第 1 の方向と第 2の方向との間の方向をその長手方向とする平面形状を有する第 2の電 極と、 上記第 1 の電極と第 2の電極との間に配置された強誘電体層とを 備え、 上記第 1 ， 第 2の電極及び該両電極間の強誘電体層によ り、 強誘 電体キャパシタを構成したものである。
本発明 （請求項 7 ) に係る半導体装置は、 請求項 6記載の半導体装置 において、 上記第 2の電極の平面形状を多角形形状と し、 該第 2の電極 の平面形状における内角の大きさを、 いずれも 9 0度以上と したもので ある。
本発明 （請求項 8 ) に係る半導体装置は、 第 1 の方向に沿って延び、 該第 1 の方向と垂直な第 2 の方向を幅方向とする平面形状を有する第 1 の電極と、 該第 1 の電極と対向するよう配置され、 該第 1 の電極の第 1 の方向と平行な第 1 側辺に最も近接して対向する第 1 側辺、 及び該第 1 の電極の第 1 の方向と平行な第 2側辺に最も近接して対向する第 2側辺 を有する第 2の電極と、 上記第 1 の電極と第 2 の電極との間に挟持され た強誘電体層とを備え、 上記第 1 , 第 2の電極及び該両電極間の強誘電 体層によ り強誘電体キャパシタを構成し、 上記第 2 の電極の第 1 側辺の 長さをその第 2側辺の長さよ り も長く し、 かつ該第 2の電極の第 1 側辺 から第 1 の電極の第 1側辺までの距離を、 該第 2 の電極の第 2側辺から 第 1 の電極の第 2側辺までの距離よ り大き く したものである。
本発明 （請求項 9 ) に係る半導体装置は、 請求項 8記載の半導体装置 において、 上記第 2 の電極の平面形状を多角形形状と し、 該第 2 の電極 の平面形状における内角の大き さを、 いずれも 9 0度以上と したもので ある。
本発明 （請求項 1 0 ) に係る半導体装置は、 それぞれ強誘電体キャパ シ夕及びメ モリ トラ ンジスタからなる、 マ ト リ クス状に配列された複数 のメモリ セルと、 該強誘電体キ.ャパシタを駆動するためのセルプレー ト 線と、 各メモ リ セル列に対応する複数のビッ ト線と、 各メ モリセル行に 対応する、 メモ リ トラ ンジスタを選択するための複数のワー ド線と、 上 記ビッ ト線に接続され、 所定のビッ ト線上のデータ信号を増幅するセン スアンプとを備えた強誘電体メ モリ装置である。 そ して、 この強誘電体 メモリ装置は、 第 1 の方向に沿って延び、 該第 1 の方向と垂直な第 2 の 方向を幅方向とする平面形状を有する、 上記セルプレー ト線に接続され た第 1 の電極と、 該第 1 の電極と対向するよう配置され、 上記第 1 の方 向における寸法と上記第 2の方向における寸法が等しい平面形状、 ある いは上記第 1 の方向における寸法が上記第 2 の方向における寸法より短 い平面形状を有する第 2の電極と、 上記第 1 の電極と第 2の電極との間 に配置された強誘電体層とを備え、 上記第 1 , 第 2の電極及び強誘電体 層によ り上記強誘電体キャパシタを構成したものである。
本発明 （請求項 】 1 ) に係る半導体装置は、 強誘電体キャパシタを備 えた半導体装置において、 第 1 の方向に沿って延び、 該第 1 の方向と垂 直な第 2の方向を幅方向とする平面形状を有する、 上記強誘電体キャパ シタを構成する第 1 の電極と、 該第 1 の電極と対向するよう配置された、 上記強誘電体キャパシタを構成する第 2の電極と、 上記第 1 の電極と第 2の電極との間に配置された、 上記強誘電体キャパシタを構成する強誘 電体層と、 上記第 2の電極の表面を覆う よ う形成され、 該第 2の電極の 表面の、 その中央位置よ り上記第 1 の電極の第 1 の方向に沿った一方の 側辺側にずれた位置上に形成されたコ ンタ ク トホールを有する絶縁膜と、 該絶縁膜上に形成され、 上記コ ンタ ク トホールを介して上記第 2 の電極 に接続された配線とを備えたものである。
本発明 （請求項 1 2 ) に係る半導体装置は、 強誘電体キャパシタを備 えた半導体装置において、 第 1 の方向に沿って延び、 該第 1 の方向と垂 直な第 2 の方向を幅方向とする平面形状を有する、 上記強誘電体キャパ シタを構成する第 1 の電極と、 該第 1 の電極と対向するよう配置された、 上記強誘電体キャパシタを構成する第 2の電極と、 上記第 1 の電極と第 2 の ®極との間に配置された、 上記強誘電体キャパシタを構成する強誘 電体層と、 上記第 2の電極の表面を覆う よう形成され、 該第 2 の電極の 表面の所定部位上に位置するよう形成されたコ ンタ ク トホールを有する 絶縁膜と、 該絶縁膜上に形成され、 上記第 2の電極に電気的に接続され た配線とを備え、 上記第 2の電極を、 その全体が、 その所定の側辺側か らの切り込みによ り複数の電極部分に分割された構造と し、 上記配線を、 該第 2の電極を構成する複数の電極部分のう ちの一部のものに上記コ ン タ ク トホールを介して接続したものである。 図面の簡単な説明
第 1 図は、 本発明の実施の形態 1 による強誘電体メモリ装置を構成す るメ モ リセルア レイを示す平面図である。
第 2 図は、 第 1 図における II一 II線部分の断面図である。
第 3 図は、 上記実施の形態 1 の強誘電体キャパシ夕を構成する下部電 極と上部電極との位置関係を示す平面図である。
第 4 図は、 本発明の実施の形態 2 による強誘電体メ モ リ装置を構成す るメ モ リセルア レイを示す平面図である。
第 5 図は、 上記実施の形態 2の強誘電体キャパシタを構成する下部電 極と上部電極との位置関係を示す平面図である。
第 6 図は、 本発明の実施の形態 3 による強誘電体メ モ リ装置を構成す るメ モ リセルア レイを示す平面図である。 第 7 図は、 上記実施の形態 3の強誘電体キャパシタを構成する下部電 極と上部電極との位置関係を示す平面図である。
第 8 図は、 本発明の実施の形態 4 による強誘電体メ モリ装置を説明す るための平面図であり、 該強誘電体メモリ装置を構成する強誘電体キヤ パシ夕の下部電極と上部電極との位置関係を示している。
第 9図は、 本発明の実施の形態 5 による強誘電体メ モ リ装置を説明す るための平面図であ り、 該強誘電体メ モ リ装置を構成する強誘電体キヤ パン夕の下部電極と上部電極との位置関係を示している。
第 1 0 図は、 本発明の実施の形態 6 による強誘電体メ モ リ装置を説明 するための平面図であ り、 第 1 0 (a) 図は、 該強誘電体メ モ リ装置を構 成する強誘電体キャパシタの下部電極と上部電極との位置関係を示す図. 第 1 0 (b) 図は、 この実施の形態 6の上部電極の形状を説明するための 図、 第 1 0 (c) 図は、 この実施の形態 6の上部電極の形状を示す図であ る。
第 1 1 図は、 上記実施の形態 6 における強誘電体キャパシタの上部電 極の構造を用いた、 デバイ ス面積を有効利用 したメ モ リ セルア レイの構 成を示す平面図である。
第 1 2 図は、 本発明の実施の形態 7 による強誘電体メ モリ装置を構成 するメ モリ セルァレイを示す平面図である。
第 1 3図は、 上記実施の形態 7の強誘電体キャパシタを構成する下部 電極と上部電極との位置関係を示す平面図である。
第 1 4図は、 従来の強誘電体メ モ リ装置を構成するメモ リ セルア レイ を示す平面図である。
第 1 5 図は、 第 1 4 図の XV - XV線部分の断面図である。
第 1 6 図は、 従来の強誘電体メモ リ装置における強誘電体キャパシ夕 の下部電極と上部電極との位置関係を示す図である。
第 1 7 図は、 上記強誘電体キャパシ夕のヒステ リ シス特性をグラフで 示す図である。 発明を実施するための最良の形態
まず、 本発明の着眼点及び基本原理について説明する。
本件発明者等は、 上記目的を達成すべく鋭意研究した結果、 上記強誘 電体キャパシタの特性のばらつきや特性変動は、 強誘電体キャパシタを 構成する強誘罨体層を形成した後の種々の処理による強誘電体層の材質 劣化等による ものであるこ とを見い出 した。
つま り、 上記下部電極及び強誘電体層は、 層間絶縁膜上に白金等の金 厲膜及び強誘電体膜を形成した後これらをパターニングして形成される ため、 このパターニングを行う際、 エッチング処理によ り露出した強誘 電体層の側面からエッチヤ ン ト等が不純物と して侵入し、 強誘電体層の 側辺部分で材質劣化が生ずる。 また、 このエッ チングの際には、 強誘電 体層と下部電極との界面も露出されるので、 該界面部分に不純物の侵入 によ り抵抗層等が形成される。
また、 上部電極は、 上記強誘電体層上に形成した白金等の金属膜をパ ターニングして形成されるため、 このパ夕一ニングの際、 該強誘電体層 の、 金属膜が除去されて露出 した部分はエッチ ング処理にさ らされ、 こ れによ り強誘電体層の、 上部電極の周辺部で材質劣化が生ずる。
さ らに、 層間絶縁膜の上部電極上の部分を選択的に除去してコンタ ク トホールを形成する際には、 該コ ンタ ク トホール内に露出する上部電極 を介して不純物が強誘電体層に侵入し、 さ らに接続配線を形成する際に は、 該接続配線の構成材料であるチタ ン等が上記上部電極を介して強誘 電体層に侵入する。 これによつて強誘電体層のコ ンタク トホールに対応 する部分で材質の劣化が生ずる。
このようなこ とから、 下部電極の長手方向と垂直な方向の幅寸法を大 き く して上部電極を下部電極の側辺部からできるだけ離して配置 ， し かも上部電極の面積を大き くすることにより、 強誘電体キャパシタにお ける強誘電体層の不純物拡散による劣化部分の影響を小さ く するこ とが できるが、 単純に下部電極や上部電極のサイズを大き くする、 例えば、 図 1 6 に示す上記非オーバーラ ップ幅 0 11 , 0 12 を上部電極 2 1 2の 幅 W 2以上に広く とると、 下部電極 2 1 1 の幅 W 1 は （W 2 + 0 1 1 + 0 12 ) 以上に広く な り メモリ セルア レイの基板上でのレイァゥ ト面積が著 しく 増大するととなるといつた新たな問題が生ずる。
そこで、 本件発明者等はさ らに強誘電体キャパシ夕を構成する上部電 極の形状と上記特性ばらつき等との関連性、 及び上部電極上でのコ ンタ ク トホールの位置と上記特性ばらつき等との関連性を見いだし、 これら に基づいて上記新たな問題の発生を回避可能なものを開発した。
つま り、 本件発明者等は、 従来の強誘電体キャパシ夕 2 1 0では、 上 記上部電極 2 1 2の長さ L 2がその幅 W 2 に対して長いため、 強誘電体 層側辺の材質劣化部分の影響を大き く受け、 強誘電体キャパシタの特性 ばらつきや特性変動を起こ しやすく なつていることに気づき、 強誘電体 キャパシ夕を構成する強誘電体層の材質劣化が生ずる部分は、 主に下部 電極の側辺近傍に位置する部分であり、 上部電極の平面形状を、 下部電 _ 極の幅方向を長手方向とする形状とするこ とによ り、 上部電極の面種の 縮小を招く ことな く 、 強誘電体キャパシタに含まれる強誘電体層の材質 劣化部分を少な く できることを見いだした。
さ らに、 上記上部電極のコ ンタク トホールを、 上部電極の中央位置か ら下部電極の側辺側にずれた位置に配置するこ とによ り、 該コ ンタ ク ト ホールから上部電極を介して強誘電体層に不純物が拡散するのを抑制で きるこ とを見いだした。
以下、 このような着眼点及び基本原理に基づく本発明の各実施の形態 について説明する。
実施の形態 1 . 図 1 〜図 3 は、 本発明の実施の形態 1 による強誘電体メ モ リ装置を説 明するための図であり、 図 1 は該強誘電体メ モ リ装置を構成するメ モ リ セルア レイの一部を示す平面図、 図 2 は図 1 における I I一 I I線部分の断 面図、 図 3 はメ モ リセルを構成する強誘電体キャパシ夕の上部電極と下 部電極との位置関係を示す平面図である。
図において、 1 0 0 a は強誘電体メ モリ装置を構成するメ モ リ セルァ レイであ り、 そのシ リ コ ン基板 1 0 1 上には、 第 1 の方向 D 1 及びこれ に垂直な第 2の方向 D 2 に沿って トラ ンジスタ領域 1 2 0 aがマ トク リ ス状に配列されており、 該シ リ コ ン基板 〗 0 1 の、 各 ト ラ ンジスタ領域 以外の表面領域には素子分雜絶縁膜 〗 0 2が形成されている。
また、 第 1 の方向 D 1 に沿った各列の トラ ンジスタ領域 1 2 0 aの両 側には、 下部電極 （第 1 の電極） 1 1 1 aがセルプレー ト電極と して設 けられている。 該下部電極 1 1 1 a は、 チタ ンや白金等の金属膜をパタ 一二ングして形成されており、 素子分離絶縁膜 1 0 2上に第 1 の層間絶 縁膜 1 0 3 を介して配置されている。 また上記下部電極 1 1 1 a は、 上 記第 1 の方向 D 1 に沿って延び、 該第 1 の方向と垂直な第 2の方向を配 線幅方向とする帯状平面形状を有し、 その表面には強誘電体層 1 1 3 が 形成されている。
また、 上記各下部電極 1 1 1 aの表面の強誘電体層 1 1 3上には、 白 金等の金厲膜のパターニングによ り上部電極 （第 2 の電極） 1 1 2 aが 形成されている。 つま り上記各下層電極 1 1 1 a の強誘電体層 1 1 3上 には、 上記第 1 の方向 D 1 に沿って上部電極 1 1 2 aが複数配置されて いる。 また各上部電極 1 1 2 a の平面形状は、 上記第 2 の方向 D 2を長 手方向とする長方形形状となっており、 しかも該上部電極 〗 1 2 a の面 積は下部電極 1 1 1 a の面積より小さ く なつている。 そ して、 上記強誘 電体層 1 1 3 の表面及び上部電極 1 1 2 a の表面は第 2 の層間絶縁膜 1 0 4 によ り被覆されている。 なお、 図 】 では強誘電体層 1 1 3及び第 1 , 第 2の層間絶縁膜 1 0 3， 1 0 4 は省略している。
こ こでは、 上記下部電極 1 1 1 a と、 その上方に位置する上部電極 1 1 2 a と、 該下部電極と上部電極との間の強誘電体層 1 1 3 とによ り、 強誘電体キャパシタ 1 1 0 aが構成されている。 そ して、 強誘電体キヤ パシタ 1 1 0 a は上記 トラ ンジスタ領域 〗 2 0 aの両側にそれぞれ配置 されている。
また、 上記 ト ラ ンジスタ領域 1 2 0 a を挟んで対向する両下部電極 1 1 1 aの間には、 ポ リ シ リ コ ンからなる一対のワー ド線 1 2 3 a 1 , 1
2 3 a 2 が、 1 列に並ぶ複数の トラ ンジスタ領域 1 2 0 a に跨がるよう 配置されている。 こ こでは、 上記ワー ド線 1 2 3 a 1 , 1 2 3 a 2 は、 トラ ンジスタ領域 1 2 0 a におけるコンタク トホール 1 0 5 a , 1 0 5 b の形成位置と重ならないよう その平面形状をジグザグ形状と している。 該各 トラ ンジスタ領域における該ヮー ド線の両側には、 メ モリ セルを構 成する ト ラ ンジスタのソース拡散領域 1 2 2 , ド レイ ン拡散領域 1 2 1 が形成されている。 上記ワー ド線の各 ト ラ ンジスタ領域上に位置する部 分は上記 トラ ンジスタのゲー トを構成しており、 基板 1 0 1 の表面領域 上にゲー ト絶縁膜 1 0 2 a を介して位置している。 上記拡散領域 1 2 1 , - 1 2 2及びワー ド線 1 2 3 a 1 ， 1 2 3 a 2 の表面は、 上記第 1 及び第 2の層間絶縁膜 1 0 3 , 1 0 4 によ り被覆されている。
そ して、 上記各 トラ ンジスタ領域 1 2 0 a における一対のワー ド線の 内側に位置するソース拡散領域 1 2 2 は、 上記第 1 , 第 2の層間絶縁膜 1 0 3 , 1 0 4 に形成したコ ンタ ク トホール 1 0 5 bを介して、 上記第 1 の方向 D 1 と直交する第 2 の方向に沿って延びる ビッ ト線 1 1 3 b に 接続されている。 また、 上記各 ト ラ ンジスタ領域 1 2 0 a における一対 のヮー ド線の外側に位置する ドレイ ン拡散領域 1 2 1 は、 接続配線 1 1
3 a によ り、 各 トラ ンジスタ領域 1 2 0 a に対応する強誘電体キヤパシ 夕 1 1 0 a の上部電極 1 1 2 a に電気的に接続されている。 つま り、 上 記接続配線 1 1 3 aの一端部は、 上記第 2 の層間絶縁膜 1 0 4 に形成し たコ ンタク トホール 1 0 4 a を介して上記上部電極 1 1 2 a に接続され、 上記接続配線 1 1 3 aの他端部は、 上記第 1 ， 第 2の層間絶縁膜 1 0 3 , 1 0 4 に形成したコ ンク夕 トホール 1 0 5 a を介して ドレイ ン拡散領域 1 2 1 に接続されている。
ここで、 上記第 1 の層間絶縁膜 1 0 3 は N S G (酸化珪素系） や B P S G (ボロ ン燐 ド一プ酸化シ リ コ ン） 等の絶縁材料からなり、 第 2の層 間絶縁膜 1 0 4 は、 例えば P S G (燐 ドープ酸化シ リ コン） 等の絶縁材 料からなる。
また、 上記強誘電体キヤパシタ 1 1 0 aの強誘電体層 1 1 3 を構成す る強誘電体材料と しては、 K N 0 3 、 P b し a 2 0 3 - Z r O 2 一 T i O 2 、 および P C T i O 3 一 P b Z r O 3 などが知られている。 ま た、 P C T国際公開第 W 0 9 3 Z 1 2 5 4 2号公報によれば、 強誘電体 メモリ装置に適した、 P b T i 0 3 — P b Z r 0 3 に比べて極端に疲労 の小さい強誘電体材料も知られている。
また、 上記接続配線 1 1 3 a と ビッ ト線 1 1 3 b とは、 基板上に順次 形成したチタ ン層及びアルミ層をパターニングして形成したものである。 なお、 上記接続配線 1 1 3 a と ビッ ト線 1 1 3 b とは、 アルミ層の単層 構造でもよい。 この場合同一のアルミ層をパターニングして形成しても、 それぞれ異なるアルミ層のパ夕一ニングによ り形成してもよい。
そ して、 本実施の形態 1 では、 特に図 3 に示すよう に、 上記上部電極 1 1 2 aの平面形状を、 上記第 1 の方向 D 1 における寸法 L 2 が、 上記 第 2の方向 D 2 における寸法 W 2 より短い平面形状と している。 また、 下部電極 1 1 1 a にこれと対向するよう配置される上部電極 1 1 2 a の 面積は、 上記下部電極 1 1 1 a の面積よ り小さ く している。 こ こでは、 上記下部電極 1 1 1 aの第 1 側辺 1 1 1 a 1 と、 これに隣接して対向す る上部雷極 1 〗 2 aの第 1 側辺 1 1 2 a 1 との距離 （以下、 第 1 の非才 —バーラ ップ幅という。 ） 0 1 1、 及び上記下部電極 1 1 1 aの第 1側辺 1 1 1 a 2 と、 これに隣接して対向する上部電極 1 1 2 aの第 1 側辺 1 1 2 a 2 との距離 0 12 (以下、 第 2 の非オーバーラ ップ幅という。 ） は 等し く 、 これら第 1 , 第 2の非オーバーラ ップ幅 0 1 1及び 0 12は、 上 記上部電極 1 1 2 aの第 2 の方向 （下部電極の幅方向） D 2 における寸 法 W 2以下に設定している。
次に作用効果について説明する。
本実施の形態 1 の強誘電体.メ モ リ装置のデータの読み出 し動作は従来 の強誘電体メ モリ装置の動作と同一である。
本実施の形態 1 では、 強誘電体メ モリ装置において、 帯状平面形状を 有する下部電極 （セルプレー ト電極） 1 1 1 a上に、 強誘電体層 〗 1 3 を介して該下部電極 1 1 1 aの長手方向に沿って上部電極 1 1 2 aを複 数配置して、 複数の強誘電体キャパシタ 1 1 0 aを構成し、 上記上部電 極 1 1 2 a の、 下部電極の長手方向における寸法 L 2を、 これと垂直な 方向の寸法 W 2 よ り短く したので、 上部電極 1 1 2 aの面積を減少させ ることな く 、 上部電極 1 1 2 a における、 材質劣化が生じている強誘電 体層 1 1 3 の側辺部と重なる領域を少な く できる。 これによ り強誘電体 キャパシタ全体と しての特性のばらつきが小さ く な り、 また時間の経過 に伴う特性変動も緩やかになる。
また、 この場合、 上記上部電極 1 1 2 a の、 強誘電体層の材質劣化の 影響を受ける領域の幅し 2が狭いため、 上記非オーバーラ ップ幅◦ 1 1 , 0 12を狭く しても、強誘電体キャパシタ全体と しての特性のばらつきや 特性変動を低く抑えるこ とができ、 この結果、 下部電極 1 1 1 a の幅 W 1 ( = W 2 + 0 1 1 + 0 12 ) を狭く でき、 メ モ リ セルアレイの レイァゥ ト面棲を狭めるこ とも可能である。
また、 この実施の形態 1 では、 上部電極 1 1 2 a上に形成されるコ ン タク トホール 1 0 4 a を、 上部電極 1 1 2 aの、 その中央位置よ り その 一方の側辺側にずれた位置に配置しているので、 コ ンタク トホールから の不純物の拡散による強誘電体層 1 1 3の材質劣化が、 上部電極 1 1 2 aの中央に対応する部分に及ぶのを抑制できる。
つま り、 コ ンタク トホール 1 0 4 a の形成時及び接続配線 1 1 3 a の 形成時に、 不純物が該コンタク トホール 1 0 4 a 内に露出する上部電極 1 1 2 aを介して強誘電体層 1 1 3 に侵入し、 該強誘電体層 1 1 3 の材 質を劣化させるこ ととなる。 このような材質劣化は、 強誘電体キャパシ 夕の特性のばらつきや特性劣化を招く ものであるが、 この材質劣化が、 上部電極 1 1 2 a の中央に対応する部分から生ずると、 強誘電体層の材 質劣化は、 下部電極 1 1 1 a の側辺側から生ずる ものと合わさ るこ と と なって、 強誘電体層の非常に広い範囲に及ぶこととなる。
これに対し、 上記実施の形態 1 のよ うに、 上部電極 1 1 2 a上に形成 されるコ ンタク トホール 1 0 4 aを、 上部電極 1 1 2 aの、 その中央位 置よ りその一方の側辺側にずれた位置に配置した強誘電体キャパシタで は、 コ ンタク トホール 1 0 4 a からの不純物の拡散による強誘電体層 1 1 3の材質劣化の生ずる領域を、 下部電極 1 1 1 a の側辺側から材質劣 化の生ずる領域に重ねあわせるこ とができ、 強誘電体層 1 1 3の材質劣 化の生じない領域を広く確保するこ とができる。 これによ り、 強誘電体 キャパシ夕の特性ばらつきや特性劣化を効果的に抑制するこ とができる。 なお、 上記実施の形態 1 では、 上部電極 1 1 2 a の幅 （第 2 の方向 D 2 における寸法） W 2 をその長さ （第 1 の方向 D 1 における寸法） L 2 よ り短く した場合について示したが、 上記上部電極 1 1 2 3 の幅\^ 2 と 長さ L 2 とは同一寸法であってもよい。 この場合も、 強誘電体キャパシ 夕全体と しての特性のばらつきや特性変動を小さ く 抑えるこ とが可能で ある。
実施の形態 2 .
図 4及び図 5 は本発明の実施の形態 2 による強誘電体メ モリ装置を説 明するための図であ り、 図 4 は該強誘電体メ モリ装置を構成するメ モ リ セルア レイを示す平面図、 図 5 は上記メモ リ セルアレイにおける、 強誘 電体キャパシタを構成する上部電極と下部電極との位置関係を示す図で ある。
この実施の形態 2 の強誘電体メモリ装置のメ モリ セルア レイでは、 上 記実施の形態 1 における、 隣接する上部電極の配置間隔を、 該上部電極 を構成する導電性材料層に形成可能な開口パターンの最小寸法 （最小加 ェ寸法） S 2b と し、 これに伴って、 実施の形態 1 における トラ ンジスタ 領域における各コ ンタ ク トホールの配置を変更したものである。
以下詳述すると、 図 4及び図 5 において、 図 1 〜図 3 と岡一符号は上 記実施の形態 1 のものと同一のものを示し、 1 0 0 b は強誘電体メ モ リ 装置を構成するメ モリ セルア レイである。 このメ モリ セルア レイ 1 0 0 bでは、 シ リ コ ン基板 1 0 1 上には、 第 1 の方向 D 1 及びこれに垂直な 第 2の方向 D 2 に沿って トラ ンジスタ領域 1 2 0 bがマ トク リ ス状に配 列されており、 該シ リ コ ン基板 1 0 1 の、 各 トラ ンジスタ領域以外の表 面領域には素子分離絶縁膜 1 0 2が形成されている。 また、 第 1 の方向 D 1 に沿った各列の トラ ンジスタ領域 1 2 0 bの両側には、 上記実施の - 形態 1 と同様、 その表面に強誘電体層 1 1 3が形成された下部電極 （第 1 の電極） 1 1 1 aがセルプレー ト電極と して設けられている。
また、 上記各下部電極 1 1 1 aの表面の強誘電体層 1 1 3上には、 白 金等の金属膜をパターニングして形成された上部電極 （第 2 の電極） 1 1 2 bが上記第 1 の方向 D 1 に沿って複数配置されている。 こ こでは、 隣接する上部電極 1 1 2 bの配置間隔を上記最小加工寸法 S 2b と して いる。 該各上部電極 1 1 2 bの平面形状は、 上記実施の形態 1 のものと 同様、 上記第 2の方向 D 2を長手方向とする長方形形状となっており 、 しかも該上部電極 1 1 2 bの面積は下部電極 1 1 1 a の面積よ り小さ く なっている。 こ こでは、 上記下部電極 1 1 l a と、 その上方に位置する 複数の上部電極 1 〗 2 b と、 該下部電極と上部電極との間の強誘電体層 1 1 3 とにより、 複数の強誘電休キヤパシタ 〗 1 0 bが構成されている。 そ して、 強誘電体キャパシ夕 1 1 O b は上記 トラ ンジスタ領域 1 2 0 b の両側にそれぞれ配置されている。
また、 上記 トラ ンジスタ領域 1 1 0 b を挟んで対向する両下部電極 1 1 1 aの間には、 ポ リ シ リ コ ンからなる一対のワー ド線 1 2 3 b 1 , 1 2 3 b 2 が、 1 列に並ぶ複数の トラ ンジスタ領域 1 2 0 b に跨がるよう 配置されている。 こ こでは、 ワー ド線 1 2 3 b 1 ， 1 2 3 b 2 の平面形 状は一直線状となっている。 該各 トラ ンジスタ領域における該ヮー ド線 の両側には、 上記実施の形態 1 と同様、 メ モ リ セルを構成する トラ ンジ スタのソー ス拡散領域， ドレイ ン拡散領域が形成されている。 上記ヮー ド線の各 トラ ンジスタ領域上に位置する部分は上記 トラ ンジスタのゲー ト電極を構成しており、 基板 1 0 1 の表面領域上にゲー ト絶縁膜を介し て位置している。 また、 上記拡散領域及びワー ド線の表面は、 上記実施 の形態 1 と同様、 上記第 1 及び第 2の層間絶縁膜 （図示せず） によ り被 Sされている。
そ して、 上記各 トラ ンジスタ領域 1 2 O b における一対のワー ド線の 内側に位置するソー ス拡散領域は、 上記第 1 , 第 2の層間絶縁膜に形成 したコ ンタ ク トホール 1 0 5 b内の接続配線 1 1 3 c に接続され、 該接 続配線 1 1 3 c は、 その上の第 3の層間絶縁膜 （図示せず） に形成した コ ンタ ク トホール 1 0 5 c を介して、 上記第 1 の方向 D 1 と直交する第 2の方向に沿って延びる ビッ ト線 1 1 5 に接続されている。 また、 上記 各 トラ ンジスタ領域 1 2 0 b における一対のヮー ド線の外側に位置する ドレイ ン拡散領域は、 接続配線 1 1 3 a によ り、 各 トラ ンジスタ領域に 対応する強誘電体キャパシ夕の上部電極 1 1 2 b に電気的に接続されて いる。 つま り上記接続配線 1 1 3 a の一端部は、 上記第 2 の層間絶縁膜 に形成したコ ンタ ク トホール 1 0 4 a を介して上記上部電極 1 1 2 b に 接続され、 上記接続配線 1 1 3 aの他端部は、 上記第 1 , 第 2の層間絶 縁膜に形成したコ ンク夕 卜ホール 1 0 5 a を介して ドレイ ン拡散領域に 接続されている。
こ こでは、 上記上部電極 1 1 2 bの配置間隔を上記実施の形態 1 に比 ベて狭く したことによ り、 トラ ンジスタ領域 1 2 0 bでは、 ドレイ ン拡 散領域 1 2 1 (図 2参照） 上のコ ンタク トホール 1 0 5 a、 及びソース 拡散領域 1 2 2 (図 2参照） 上のコ ンタ ク トホール 1 0 5 b を、 第 2 の 方向 D 2 に平行な直線上に並ぶよう配置している。 また、 上記接続配線 1 1 3 a及び 1 1 3 c は上記実施の形態 1 と同様チタ ンとアルミ の 2層 構造と している。 また上記ビッ ト線 1 1 5 は、 この 2層構造の導体層の 上側に形成したアルミ層等をパターニングしてなる ものである。
なお、 その他の構成は上記実施の形態 1 のものと同一であ り、 上記第 1 , 第 2の層間絶縁膜は上記実施の形態 1 のものと同一材料から構成さ れ、 上記強誘電体キャパシ夕の強誘電体層 1 1 3 も、 上記実施の形態 1 のものと同一の強誘電体材料から構成されている。
このような構成の実施の形態 2では、 下部電極 1 1 1 a上に一列に配 列される複数の上部電極 1 1 2 bの配置間隔を最小加工寸法となるよ う にしているので、 上記実施の形態 1 の効果の他に、 メ モ リ セルア レイの 占める レイァゥ ト面積を該実施の形態 1 に比べて 6 0 %程度に縮小する こ とができる効果がある。
実施の形態 3 .
図 6及び図 7 は本発明の実施の形態 3 による強誘電体メ モ リ装置を説 明するための図であり、 図 6 は該強誘電体メ モ リ装置を構成するメ モ リ セルア レイを示す平面図、 図 7 は上記メ モ リ セルアレイにおける、 強誘 電体キャパシタを構成する上部電極と下部電極との位置関係を示す図で ある。
図において、 1 0 0 c はこの実施の形態 3 の強誘電体メ モ リ装置のメ モリセルア レイであり、 図 1 〜図 3 と同一符号は実施の形態 】 のものと 同一のものを示している。
このメ モ リ セルアレイ 1 0 0 c は、 実施の形態 1 における下部電極 1 1 1 a に換えて、 この下部電極 1 1 1 a に比べて幅 （第 2方向 D 2の寸 法） W 2 を拡張した下部電極 1 1 1 cを偏え、 この下部電極 1 1 1 c 上 には、 上部電極 1 1 2 a を上記第 1 の方向 D 1 に沿って 2列に配置して いる。
こ こで、 上記下部配線 1 1 1 c上に第 1 の方向 D 1 に沿って配置され ている上部電極 1 1 2 aの配置間隔は、 上記実施の形態 1 におけるもの と同様寸法 S 2 となっており、 また、 第 2の方向に沿って並ぶ上部電極 1 1 2 aの配置間隔は、 最小加工寸法 S 22c と している。 その他の構成 は実施の形態 1 のメモ リ セルア レイ 1 0 0 a と同一である。
このような構成の実施の形態 3では、 下部電極 1 1 1 c上に配置され る上部電極 1 1 2 aの平面形状を、 長さ方向の寸法 L 2が幅方向の寸法 W 2 よ り小さい形状と したので、 上記上部電極 1 1 2 aの、 強誘電体層 の材質劣化の影響を受ける領域の幅し 2が短く なり、 上記下部電極の側 辺とこれに隣接する上部 ¾極の側辺との距離 （非オーバーラ ップ幅） 0 - 1 1 , 0 12 を狭く しても、 強誘電体キャパシタ全体と しての特性のばら つきや特性変動を低く抑えることができる。
また、 下部電極 1 1 1 c を幅の広い構造と し、 該下部電極 1 1 1 c上 に、 上部電極 1 1 2 a を上記第 1 の方向 D 1 に沿つて 2列に配置するよ う に したので、 上記実施の形態 1 に比べて、 上部電極 1 1 2 aの 2列分 に相当する下部電極の面積を縮小するこ とができ、 メ モリセルア レイの 基板上での高密度レイァゥ トを図るこ とができる。
さ らに、 この実施の形態では、 下部電極 1 1 1 c上にその幅方向に配 置されている上部電極 ] 1 2 a の配置間隔を加工最小寸法 S 22c と し ているので、 結果的に、 メ モ リセルア レイの基板上で占める面積を実施 の形態 1 に比べて約 1 0 %程度縮小するこ とができる。
実施の形態 4 .
図 8は本発明の実施の形態 4 による強誘電体メ モ リ装置を説明するた めの図であり、 該強誘電体メ モリ装置を構成する強誘電体キャパシ夕の 上部電極の平面形状を示している。
図において、 1 1 2 dは、 この実施の形態 4 における強誘電体キャパ シタを構成する上部電極であ り、 この上部電極 1 1 2 dは上記実施の形 態 1 のものと同様、 下部電極 1 1 1 a上に第 2 の方向 D 2 に沿って所定 間隔で複数配置されている。 こ こで、 この上部電極 1 1 2 d は、 上記実 施の形態 1 における長方形形状の上部電極 1 1 2 aの四隅を面取り して なる平面形状となっている。 つま り、 この上部電極 1 1 2 dは、 上記第 2の方向 D 2 を長手方向とする縱長の 8角形形状をなし、 いずれの内角 もすベて 9 0度よ り大きいものとなっている。 その他の構成は上記実施 の形態 1 と同様である。
このような構成の実施の形態 4では、 上部電極 1 1 2 dを、 いずれの 内角も 9 0 よ り大きい多角形形状と しているので、 上記上部電極 1 1 2 dのパターニングを行う際の、 該上部電極角部での形状のばらつきを低 - 減するこ とができ、 これによ り、 上記実施の形態 1 の効果に比べて、 さ らに強誘電体キャパシタの特性ばらつきや特性変動の発生を抑制するこ とができる。 この場合、 上部電極 1 1 2 dの面積は実施の形態 1 のもの に比べると若干小さ く なるが、 長方形形状の上部電極 1 1 2 a の面取り による面積縮小は、 強誘電体キャパシ夕の容量値にはほとんど影響が生 じない程度にするこ とができる。
なお、 上記実施の形態 4 では、 実施の形態 1 のメ モ リ セルア レイにお いて上部電極 1 1 2 aの四隅を面取り したものを示したが、 これは、 実 施の形態 2 あるいは 3 のメ モ リセルアレイ 1 0 O bあるいは 1 1 0 じ に おいて、 上部電極 1 1 2 bあるいは 1 1 2 aの 4隅を面取り したもので あってもよ く 、 この場合も上記実施の形態 4 と同様の効果が得られる。 実施の形態 5.
図 9は本発明の実施の形態 5 による強誘電体メ モ リ装置を説明するた めの図であ り、 該強誘電体メ モリ装置を構成する強誘電体キャパシ夕の 上部電極の平面形状を示している。
図において、 1 1 2 e は、 この実施の形態 5 における強誘電体キャパ シ夕を構成する上部電極であ り、 この上部電極 1 1 2 e は上記実施の形 態 1 のものと同様、 第 1 の方向 D 1 に沿って延びる下部電極 1 1 1 a上 に、 該第 1 の方向 D 1 と垂直な第 2の方向 D 2に沿って所定ピッチで複 数配置されている。 こ こで、 この上部電極 1 1 2 e は、 上記実施の形態 1 における長方形形状の上部電極 1 1 2 a とは異な り、 その平面形状が、 上記第 1 の方向 D 1 に対して 4 5 ° をなす方向 D 3 を長手方向とする 6 角形形状となつている。
つま り、 この上部電極 1 1 2 eの 6角形形状は、 上記第 1 の方向 D 1 と平行な相対向する 2つの横辺 1 1 2 e l , 1 1 2 e 2 と、 それぞれこ れらの横辺につながり、 上記第 2の方向 D 2 と平行な相対向する 2つの 縱辺 1 1 2 e 3 , 1 1 2 e 4 と、 該縱辺 1 1 2 e 4 及び横辺 1 1 2 e l との間を結ぶ斜辺 1 1 2 e 6 と、 該縱辺 1 1 2 e 3 及び横辺 〗 1 2 e 2 との間を結ぶ斜辺 1 1 2 e 5 とから構成されている。 ここで、 上記斜辺 1 1 2 e 6 及び 1 1 2 e 5 は上記第 3 の方向 D 3 と平行となっている。 その他の構成は上記実施の形態 1 と同様である。
このような構成の実施の形態 5では、 上部電極 1 1 2 e の平面形状を、 上記第 1 の方向 D 1 , つま り下部電極 1 1 1 a の長手方向に対 して 4 5 ° をなす方向 D 3 を長手方向とする 6角形形状と しているので、 実施 の形態 1 と同様、 強誘電体層の第 1 の方向 D 1 と平行な両側辺部での材 質劣化の影響を受ける、 上部電極 1 1 2 eの領域を少な く するこ とがで さる。 また、 この実施の形態 5 では、 上部電極 1 1 2 e の長手方向を、 下部 電極の幅方向 （第 2の方向） D 2 に対して 4 5 ° をなす斜め方向 D 3 と しているので、 上記実施の形態 1 に比べると、 決められた幅寸法 W 1 の 下部電極 1 1 1 a上にて、 上部電極 1 1 2 e の長さを長くするこ とがで きる。 この結果、 本実施の形態 5では、 強誘電体キャパシタの特性ばら つきや特性変動の発生を抑制しつつ、 強誘電体キャパシタの面積を大き く して容量値を大き くするこ とができる。 具体的には、 強誘電体キャパ シ夕の容量値を実施の形態 1 の強誘電体キャパシタに比べて約 2 5 %程 度大き く できる。
さ らに、 実施の形態 5では、 隣接する上部電極 1 1 2 e の、 対向する 斜辺の距離を、 例えば最小加工寸法と しても、 隣接する上部電極 1 1 2 e間の、 下部電極 1 1 1 aの両側辺近傍部分には、 空き領域 1 1 6 eが 形成されるこ ととなる。 この空き領域 1 1 6 e には、 例えばポ リ シ リ コ ンの配線層や半導体素子等を配置することができ、 これによ りデバイ ス 面積， つま り強誘電体メ モリ装置における基板面積を有効に利用するこ とが可能である。
実施の形態 6 .
図 1 0 は本発明の実施の形態 6 による強誘電体メ モ リ装置を説明する ための図であ り、 該強誘電体メモリ装置を構成する強誘電体キャパシ夕 の上部電極の平面形状を示している。
図において、 1 1 2 f は、 この実施の形態 6 における強誘電体キャパ シタを構成する上部電極であり、 この上部電極 1 1 2 f は上記実施の形 態 1 のものと同様、 下部電極 1 1 1 a上に第 1 の方向 D 1 に沿って所定 ピッチで複数配置されている。 ここで、 この上部電極 1 1 2 ί は、 上記 実施の形態 1 における長方形形状の上部電極 1 1 2 a とは異な り、 第 1 の方向 D 1 を長手方向とする長方形形状 F 0 (図 1 0 (b) ) の 1つの角 部 f c を切り欠いてなる平面形状 F (図 1 0 (c) ) となっている。 つま り、 この上部電極 1 1 2 ί の 6角形形状 Fは、 上記第 】 の方向 D 1 と平行な相対向する横長辺 1 1 2 f 1 及び第 1 横短辺 1 1 2 f 2 と、 上記第 1 の方向 D 1 と垂直な第 2 の方向 D 2 と平行な相対向する縦長辺 1 1 2 f 3 及び縦短辺 1 1 2 f とを有している。 こ こで、 一端同士が つながった該横長辺 1 1 2 f 1 及び縱長辺 1 1 2 f 3 はそれぞれ、上記 長方形形状 F 0 の横辺 a 1 , 縱辺 b 1 に一致し、 該横短辺 1 1 2 f 2 , 縱短辺 1 1 2 f 4 はそれぞれその一端が上記横長辺 1 1 2 f 1 及び縱 長辺 1 1 2 f 3 の他端につながり、 上記長方形形状 F 0 の縦辺 a 2 及 び横辺 b 2 上に位置している。 そ して、 上記形状 F は、 その一端が上記 縱短辺 1 1 2 f 4 の他端につながり、上記横長辺 1 1 2 f 1 と平行な第 2の横短辺 1 1 2 f 5 と、一端が上記横短辺 1 1 2 f 2 の他端につなが り、 他端が上記第 2の横短辺 1 1 2 f 5 の他端につながり、 かつ上記横 短辺 1 1 2 f 2 となす内角が鈍角となる斜辺 1 】 2 f 6 とを有してい る。
そ してこの実施の形態 6 では、 上記下部電極 1 1 1 a上には、 図 1 0 (c) に示す配置のものと、 これを 1 8 0 ° 回転移動させた配置のものと を交互に上記第 1 の方向 D 1 に沿って配列している。 この際、 隣接する 両上部電極 1 1 2 f の一方のものの第 2の横短辺 1 1 2 f 5 と、 その他 方のものの横長辺 1 1 2 f 1 とが同一直線上に位置するよ う に してい る。 しかも、 隣接する両上部電極 1 1 2 ί の縱辺間の距離は、 上記最小 加工寸法 S 22と している。その他の構成は上記実施の形態 1 のものと同 一である。
このよ うな構成の実施の形態 6では、 例えば上部電極 1 1 2 f (図 1 0 (c) に示す配置のもの） の、 下部電極 1 1 1 a の側辺 1 1 1 a 2 に近 接する横短辺 1 1 2 f 2 部分では、 非オーバ一ラ ップ幅 0 22. つま り該 上部電極 1 1 2 f の横短辺 1 1 2 f と下部電極 1 1 1 a の側辺 1 1 1 a 2 との間隔を狭く しているので、 強誘電体キャパシ夕の容量をかせ ぐこ とができる。 また、 上部電極 1 1 2 f (図 1 0 (c) に示す配置のも の） の、 下部電極 1 1 1 aの側辺 1 1 1 a 1 に近接する横長辺 1 1 2 f 1 部分では、 非オーバ一ラ ップ幅 0 2 1 , つま り該上部電極 1 1 2 ί の横 長辺 i 1 2 f 1 と下部電極 1 1 1 a の側辺 1 1 1 a 1 との間隔を広く しているので、 該下部電極 1 1 】 a上に形成された強誘電体層の側辺部 分での材質劣化の影響が強誘電体キャパシタに及ぶのを抑えるこ とがで きる。 これにより強誘電体キャパシタの特性ばらつきや特性変動の発生 を抑制しつつ、 強誘電体キャパシ夕の面積を大き く して容量値を大き く することができるという効果がある。
さ らに、 この実施の形態 6では、 強誘電体キャパシタがー直線上に並 ぶのではな く 、 多少ジグザグに配置されることとなるので、 メ モリ セル ア レイのレイアウ ト， つま り メ モ リ トラ ンジスタ と強誘電体キャパシ夕 との配置の自由度、 ひいてはビッ ト線ゃワー ド線の配置の自由度を向上 させることができる。
さ らに、 上記実施の形態 6 においては、 上部電極 1 1 2 f の、 下部電 極 1 1 1 a の側辺に近接して位置する第 1 の横短辺 1 1 2 f 2 の長さ が、 短く なればなるほど、 該第 1 の横短辺 1 1 2 f 2 と下部電極 1 1 1 aの側辺との距離を短く することによ り、 強誘電体キャパシ夕の特性ば らつきや特性変動が発生しやすく なるのを抑えつつ、 容量値の増大を図 ることができる。
また、 上記実施の形態 6 において、 上部電極 1 1 2 f の平面形状にお ける内角が 9 0 ° である 4つの隅を面取り して、 その内角が 9 0。 以上 となるよう にするこ とによ り、 容量値にもほとんど影響を与えずにさ ら に特性のばらつきを少な く し特性変動を生じに く く するこ と もできる。 また、 上記実施の形態 6 においても、 縱短辺 1 1 2 f 4 同士が対向す る隣接する上部電極 1 1 2 f の横辺と下部電極 1 1 1 a の側辺との間の 領域、 つま り該両上部電極 1 1 2 f の一方の横長辺 1 1 2 f 1 及びその 他方の第 2 の横短辺 1 1 2 f 5 と、 下部電極 1 1 1 a の側辺とに挟まれ た空き領域 1 1 6 ί には、 例えばポ リ シ リ コ ンの配線層や半導体素子を 配置することができ、 デバイ ス面穰を有効に利用できる効果がある。 図 1 1 は、 上記空き領域 1 1 6 f を、 ヮー ド線を構成するポ リ シ リ コ ン層の配置領域と して有効利用 したメ モリ セルア レイ 1 0 0 f の桷成を 示している。
このメ モリ セルア レイ 1 0 0 f では、 トラ ンジスタ領域 1 2 0 f は第 1 の方向 D 1 を長手方向とする横長形状と しており、 各 トラ ンジスタ領 域 1 2 0 f における ドレイ ン拡散領域上のコ ンタク トホール 1 0 5 a と ソース拡散領域上のコ ンタ ク トホール 1 0 5 b とを第 1 の方向 D 1 に平 行な直線上に配置している。 そ して、 上記第 1 の方向 D 1 に沿って並ぶ トラ ンジスタ領域 1 2 0 f の両側に、 該第 1 の方向 D 1 に沿って一対の ワー ド線 1 2 3 f 1 及び 1 2 3 f 2 を配置している。また上記ワー ド線 1 2 3 f 1 及び 1 2 3 f 2 は、それぞれ上記各 トラ ンジスタ領域 1 2 0 ί のソース， ドレイ ン拡散領域間に位置する、 ゲー ト電極を構成するゲ ー ト部 1 2 3 f 1 1及び 1 2 3 f 22を有している。 このゲー ト部 】 2 3 f 1 1 及び 1 2 3 f 22は上記ワー ド線と一体に形成され、 該ワー ド線の - ゲー ト部との接続部分及びその近傍部分は、 上記下部配線 1 1 1 a の空 き領域 1 1 6 f の直下部分に配置されている。
通常、 下部電極 1 1 1 a の強誘電体キャパシ夕が構成される部分は、 平坦である必要があり、 この部分の下側には他の構成部材を配置するこ とができないが、 この実施の形態 6では、 下部電極 1 1 1 a の、 上部電 極 1 1 2 ί 直下以外の部分には、 上記空き領域 1 1 6 ί が形成されるた め、 この空き領域 1 1 6 ί の下側には、 上記のよう に例えばワー ド線 1 2 3 f 1 及び 1 2 3 f 2 の一部を配置するこ とができ、これによ りデバ イス面積， つま り基板上でのメ モ リ セルア レイの占有面積を有効利用す ることができる。 なお、 上述した実施の形態 1 〜 6 の他に、 これらを組み合わせたメ モ リセルア レイの構成を実現すること も可能である。
また、 上記実施の形態では、 強誘電体キャパシタの構造と して、 強誘 電体メモ リ装置を構成するメ モリセルア レイにおけるものを挙げたが、 各実施の形態で示した強誘電体キャパシ夕の構造は、 メ モ リ セルア レイ 以外の回路に適用すること も可能である。
実施の形態 Ί .
図 1 2及び図 1 3 は本発明の実施の形態 7 による強誘電体メモ リ装置 を説明するための図であり、 図 1 2 は該強誘電体メ モリ装置を構成する メモリセルア レイを示す平面図、 図 1 3 は上記メ モ リ セルア レイにおけ る、 強誘電体キャパシ夕を構成する上部電極と下部電極との位置関係を 示す図である。
図において、 1 0 0 gはこの実施の形態 7の強誘電体メ モリ装置を構 成するメ モ リ セルア レイである。 このメ モ リセルア レイ 1 0 0 gでは、 上部電極 1 1 2 gの平面形状を、 上記実施の形態 2 における上部電極 1 1 2 bの、 第 2 の方向 D 2 に沿った両側辺の中央部から切り込み 1 1 2 1 を入れた形状と したものであり、 その他の構成は上記実施の形態 2 - の同一である。
このような構成の実施の形態 7では、 上部電極 1 1 2 a上に形成され るコ ンタク トホール 1 0 4 aからの不純物の拡散による強誘電体層の材 質劣化が、 上部電極 1 1 2 aの中央に対応する部分に及ぶのを、 上記切 り込み 1 1 2 g 1 によ りある程度阻止するこ とができる。 つま り上記コ ンタク トホール 1 0 4 aからの不純物の拡散による強誘電体層の材質劣 化の生ずる領域が上部電極 1 1 2 bの中央部側に広がるのを防止でき、 強誘電体層の材質劣化の生じない領域を広く確保するこ とができる。 こ れによ り 、 強誘電体キャパシタの特性ばらつきや特性劣化を効果的に抑 制するこ とができる。 産業上の利用可能性
以上のよう に本発明 （請求項 1 ) に係る半導体装置によれば、 第 1 の 方向を長手方向と し、 該第 1 の方向と直交する第 2 の方向を幅方向とす る帯状平面形状の第 1 の電極を有する とともに、 該第 1 の電極上に強誘 電体層を介して第 2の電極を配置して強誘電体キャパシ夕を構成し、 該 第 2の電極の平面形状を、 上記第 1 の方向における寸法と上記第 2の方 向における寸法とが等しい平面形状、 あるいは上記第 1 の方向における 寸法が上記第 2 の方向における寸法よ り短い平面形状と したので、 上記 第 2の電極における、 第 1 の電極の側辺に沿って位置する領域が、 第 2 の電極の全体に対して占める割合が少な く なり、 これによ り、 強誘電体 キャパシタが、 上記強誘電体層の、 第 1 の電極の側辺部に対応する領域 での材質劣化の影響を受けに く い構造となる。 この結果、 強誘電体キヤ パシタの特性ばらつきを抑え、 しかも特性変動を起こ しに く くするこ と ができる効果がある。
また、 この場合、 第 2 の電極の面積を縮小することな く 、 第 1 の罨極 の側辺とこれに隣接する第 2 の電極の側辺との距離を小さ く でき、 メ モ リ セルア レイのレイァゥ ト面穑を強誘電体キャパシタの容量の低下を招 く ことな く小さ く できるという効果がある。
また、 この発明 （請求項 2 ) によれば、 請求項 1 記載の半導体装置に おいて、 上記第 2の電極を、 上記第 1 の電極に対向するよう第 1 の方向 に沿って複数配列し、 隣接する第 2 の電極間の配置間隔を、 第 2 の罨極 を構成する導電性材料層の開口パター ンの加工最小寸法に設定したので、 複数の強誘電体キヤハ。シタを搭載したメ モ リ セルアレイの レイアウ ト面 積を小さ く するこ とができる。
また、 この発明 （請求項 3 ) によれば、 請求項 1 記載の半導体装置に おいて、 第 2 の電極の平面形状を多角形形状と し、 第 2の電極の平面形 状における内角の大きさをいずれも 9 0 ° 度以上と したので、 第 2 の電 極の加工をよ り再現性よ く 行う ことが可能とな り、 これによ り強誘電体 キャパシタの特性ばらつきや特性変動をよ り抑制するこ とができる効果 がある。
また、 この発明 （請求項 4 ) に係る半導体装置によれば、 第 1 の方向 を長手方向と し、 該第 1 の方向と直交する第 2 の方向を幅方向とする帯 状平面形状の第 1 の電極を有するとともに、 該第 1 の電極上に強誘電体 層を介して複数の第 2 の電極を配置して複数の強誘電体キャパシ夕を構 成し、 上記第 1 の電極上での複数の第 2 の電極の配置を、 該第 2の電極 が縦横に並ぶマ ト リ クス状の配置と したので、 メ モ リ セルア レイ上の単 位面種当たりの強誘電体キャパシタの個数が増大するこ ととなり、 基板 上でのメ モリセルア レイの高密度レイアウ トが可能となる効果がある。 また、 この発明 （請求項 5 ) によれば、 請求項 4記載の半導体装置に おいて、 上記第 2の電極を、 上記第 1 の電極に対向するよう第 1 の方向 に沿って複数配列し、 隣接する第 2の電極間の配置間隔を、 第 2 の電極 を構成する導電性材料層の開口パター ンの加工最小寸法に設定したので、 複数の強誘電体キャパシ夕を搭載したメ モリセルア レイのレイアウ ト面 積を小さ く することができる。
また、 この発明 （請求項 6 ) に係る半導体装置によれば、 第 1 の方向 を長手方向と し、 該第 1 の方向と直交する第 2 の方向を幅方向とする帯 状平面形状の第 1 の電極を有するとと もに、 該第 1 の電極上に強誘電体 層を介して第 2 の電極を配置して強誘電体キャパシタを構成し、 該第 2 の電極の平面形状を、 上記第 1 の方向と第 2 の方向との間の方向を長手 方向とする平面形状と したので、 上記第 2 の電極における、 第 1 の電極 の側辺に沿って位置する領域が、 第 2 の電極の全体に対して占める割合 が少な く なり、 これによ り、 強誘電体キャパシタが、 上記強誘電体層の、 第 1 の電極の側辺部に対応する領域での材質劣化の影響を受けにく い構 造となる。 この結果、 強誘電体キャパシタの特性ばらつきを抑え、 しか も特性変動を起こ しに く くするこ とができる効果がある。
また、 この場合、 第 2の電極の面積を縮小するこ とな く 、 第 1 の電極 の側辺とこれに隣接する第 2 の電極の側辺との距雜を小さ く でき、 メモ リ セルア レイのレイァゥ ト面積を強誘電体キャパシタの容量の低下を招 く こ とな く 小さ く できるという効果がある。
また、 この発明 （請求項 7 ) によれば、 請求項 6記載の半導体装置に おいて、 第 2 の電極の平面形状を多角形形状と し、 第 2の電極の平面形 状における各内角の大きさをいずれも 9 0 ° 度以上と したので、 第 2 の 電極の加工をよ り再現性よ く 行う こ とが可能とな り、 これによ り強誘 ¾ 体キャパシ夕の特性ばらつきや特性変動をよ り抑制するこ とができる効 果がある。
この発明 （請求項 8 ) に係る半導体装置によれば、 第 1 の方向を長手 方向と し、 該第 1 の方向と直交する第 2 の方向を幅方向とする帯状平面 形状の第 1 の電極を有するとともに、 該第 1 の電極上に強誘電体層を介 して第 2 の電極を配置して強誘電体キャパシ夕を構成し、 上記第 1 の電 極の第 1 の方向と平行な第 1 側辺に最も近接して対向する第 2の電極の 第 1 側辺の長さを、 上記第 1 の電極の第 1 の方向と平行な第 2側辺に最 も近接して対向する第 2の電極の第 2側辺の長さより長く し、 第 2の電 極の第 1 側辺から第 1 の電極の第 1 側辺までの距離が、 第 2 の電極の第 2側辺から第 1 の電極の第 2側辺までの距離よ り大き く したので、 第 2 の霪極の第 1 ， 第 2側辺のう ち長い方が第 1 の電極の側辺から遠ざかる こととなって、 強誘電体キャパシタが、 上記強誘電体層の、 第 1 の電極 の側辺部に対応する領域での材質劣化の影響を受けに く く なる。 また、 第 2の電極の第 1 , 第 2側辺のう ち短い方が第 1 の電極の側辺に近づく こ ととなって、 強誘電体キャパシタの容量が増大するこ と となる。 この 結果、 強誘電体キャパシタの特性ばらつきや特性変動を抑えつつ、 強誘 電体キャパシタの面積を大き く して容量値を大き く するこ とができる効 果がある。
また、 この発明では、 強誘電体キャパシタをジグザグに配置しやす く な り、 これによ り メモリ セルアレイのレイアウ ト， つま り メ モ リ トラ ン ジス夕と強誘電体キャパシ夕 との配置の自由度、 ひいてはビッ ト線ゃヮ 一 ド線の配置の自由度を簡単に向上できる。
また、 この発明 （請求項 9 ) によれば、 請求項 8記載の半導体装置に おいて、 第 2 の電極の平面形状を多角形形状と し、 第 2の電極の平面形 状における各内角の大きさをいずれも 9 0 ° 度以上と したので、 第 2 の 電極の加工をよ り再現性よ く行う こ とが可能となり、 これによ り強誘電 体キャパシタの特性ばらつきや特性変動をよ り抑制するこ とができる効 果がある。
この発明 （請求項 1 0 ) に係る半導体装置によれば、 それぞれ強誘電 体キャパシタ及びメモ リ トラ ンジスタからなる複数のメ モ リ セル、 複数 のビッ ト線、 複数のヮ一 ド線、 及びセンスアンプとを備え、 第 1 の方向 を長手方向と し、 該第 1 の方向と直交する第 2 の方向を幅方向とする帯 状平面形状の第 1 の電極を有するとと もに、 該第 1 の電極上に強誘電体 層を介して第 2の電極を配置して強誘電体キャパシタを構成し、 該第 2 の鼋極の平面形状を、 上記第 1 の方向における寸法と上記第 2 の方向に おける寸法とが等しい平面形状、 あるいは上記第 1 の方向における寸法 が上記第 2の方向における寸法よ り短い平面形状と したので、 上記第 2 の電極における、 第 1 の電極の側辺に沿って位置する領域が、 第 2 の電 極の全体に対して占める割合が少な く な り、 これによ り、 強誘電体キヤ パシタカ 上記強誘電体層の、 第 1 の電極の側辺部に対応する領域での 材質劣化の影響を受けに く い構造となる。 この結果、 強誘電体キャパシ 夕の特性ばらつきを抑え、 しかも特性変動を起こ しに く く する こ とがで きる効果がある。 また、 この場合、 第 2の電極の面積を縮小するこ とな く 、 第 1 の電極 の側辺とこれに隣接する第 2 の電極の側辺との距離を小さ く でき、 メ モ リ セルア レイのレイアウ ト面積を強誘電体キャパシタの容量の低下を招 く ことな く 小さ く できるという効果もある。
この発明 （請求項 1 1 ) に係る半導体装置によれば、 第 1 の方向を長 手方向と し、 該第 1 の方向と直交する第 2 の方向を幅方向とする帯状平 面形状の第 1 の電極を有するとと もに、 該第 1 の電極上に強誘電体層を 介して第 2の電極を配置して強誘電体キャパシ夕を構成し、 第 2 の電極 の表面を覆う絶緣膜の、 その該第 2 の電極の中央位置より上記第 1 の電 極の第 1 の方向に沿った一方の側辺側にずれた位置にコンタ ク トホール を形成したので、 コ ンタ ク トホールからの不純物の拡散による強誘電体 雇の材質劣化の生ずる領域を、 第 1 の電極の側辺側の材質劣化の生ずる 領域に重ねあわせるこ とができ、 強誘電体層の材質劣化の生じない領域 を広く 確保するこ とができる。 これによ り、 強誘電体キャパシタの特性 ばらつきや特性劣化を効果的に抑制することができる。
この発明 （請求項 1 2 ) に係る半導体装置によれば、 第 1 の方向を長 手方向と し、 該第 1 の方向と直交する第 2の方向を幅方向とする帯状平 面形状の第 1 の電極を有する とと もに、 該第 1 の電極上に強誘電体層を 介して第 2の電極を配置して強誘電体キャパシタを構成し、 第 2 の電極 を、 その全体が、 その所定の側辺側からの切り込みによ り複数の電極部 分に分割された構造と し、 上記複数の電極部分のう ちの一部のものにコ ン夕ク トホールを介して配線を接続するよう に したので、 第 2の電極上 に形成される コ ンタク トホールからの不純物の拡散による強誘電体層の 材質劣化がその広い範囲に及ぶのを、 上記切り込みによ りある程度阻止 するこ とができる。 つま り 、 強誘電体層の材質劣化の生じない領域を広 く確保するこ とができる。 これによ り、 強誘電体キャパシタの特性ばら つきや特性劣化を効果的に抑制するこ とができる。

Claims

請 求 の 範 囲
1 . 第 1 の方向に沿って延び、 該第 1 の方向と垂直な第 2 の方向を幅 方向とする平面形状を有する第 1 の電極と、
5 該第 1 の電極と対向するよう配置され、 上記第 1 の方向における寸法 と上記第 2 の方向における寸法とが等しい平面形状、 あるいは上記第 1 の方向における寸法が上記第 2の方向における寸法よ り短い平面形状を 有する第 2 の電極と、
上記第 1 の電極と第 2の電極との間に配置された強誘電体層とを備え.0 上記第 1 ， 第 2の電極、 及び該両電極間の強誘電体層によ り強誘電体 キャパシ夕が構成されているこ とを特徵とする半導体装置。
2 . 請求項 1 記載の半導体装置において、
上記第 2 の電極は、 所定の導電性材料層をパターニングしてなるもの であって、 上記第 1 の方向に沿って複数個配列されており、
5 該隣接する第 2の電極の配置間隔は、 上記導電性材料層に形成可能な 開口パターンの最小寸法となっているこ とを特徵とする半導体装置。
3 . 請求項 1 記載の半導体装置において、
上記第 2 の電極の平面形状は多角形形状であ り、 該第 2の電極の平面 形状における内角の大きさは、 いずれも 9 0度以上であるこ とを特徴と0 する半導体装置。
4 . 第 1 の方向に沿って延び、 該第 1 の方向と垂直な第 2 の方向を幅 - 方向とする平面形状を有する第 1 の電極と、
該第 1 の電極と対向するよう位置し、 上記第 1 の方向及び第 2の方向 に沿ってマ ト リ クス状に配列された複数の第 2の電極と、
5 上記第 1 の電極と第 2の電極との間に配置された強誘電体層とを備え 上記第 1 の電極、 強誘電体層、 及び複数の第 2 の電極によ り、 複数の 強誘電体キャパシタが構成されているこ とを特徴とする半導体装置。
5 . 請求項 4 記載の半導体装置において、
上記各第 2の電極は、 上記第 1 の方向における寸法と上記第 2の方向 における寸法とが等しい平面形状、 あるいは上記第 1 の方向における寸 法が上記第 2 の方向における寸法よ り短い平面形状を有する ものである 5 こ とを特徴とする半導体装置。
6 . 第 1 の方向に沿って延び、 該第 1 の方向と垂直な第 2 の方向を幅 方向とする平面形状を有する第 1 の電極と、
該第 1 の電極と対向するよう配置され、 上記第 1 の方向と第 2の方向 との間の方向をその長手方向とする平面形状を有する第 2の電極と、0 上記第 1 の電極と第 2の電極との間に配置された強誘電体層とを備え、 上記第 1 ， 第 2の電極及び該両戴極間の強誘電体層によ り強誘電体キ ャパシ夕が構成されているこ とを特徴とする半導体装置。
7 . 請求項 6記載の半導体装置において、
上記第 2の電極の平面形状は多角形形状であり、 該第 2の電極の平面5 形状における内角の大きさは、 いずれも 9 0度以上であるこ とを特徴と マる半導体装置。
8 . 第 1 の方向に沿って延び、 該第 1 の方向と垂直な第 2の方向を幅 . 方向とする平面形状を有する第 1 の電極と、
該第 1 の電極と対向するよう配置され、 該第 1 の電極の第 1 の方向と0 平行な第 1 側辺に最も近接して対向する第 1 側辺、 及び該第 1 の電極の 第 1 の方向と平行な第 2側辺に最も近接して対向する第 2側辺を有する - 第 2 の電極と、
上記第 1 の電極と第 2 の電極との間に挟持された強誘電体層とを備え、 上記第 1 , 第 2の電極及び該両電極間の強誘電体層によ り強誘電体キ 5 ャパシ夕が構成されており、
上記第 2 の電極の第 1 側辺の長さがその第 2側辺の長さよ り も長く 、 かつ該第 2 の電極の第 1 側辺から第 1 の電極の第 1 側辺までの距離が、 該第 2 の電極の第 2側辺から第 1 の電極の第 2側辺までの距離よ り大き く なつているこ とを特徴とする半導体装置。
9 . 請求項 8記載の半導体装置において、
上記第 2の電極の平面形状は多角形形状であり、 該第 2の電極の平面 5 形状における内角の大きさは、 いずれも 9 0度以上であるこ とを特徴と する半導体装置。
1 0 . それぞれ強誘電体キャパシタ及びメ モ リ トラ ンジスタからなる、 マ ト リ クス状に配列された複数のメ モリ セルと、 該強誘電体キャパシタ を駆動するためのセルプレー ト線と、 各メ モリ セル列に対応する複数の0 ビッ ト線と、 各メ モ リ セル行に対応する、 メ モ リ トラ ンジスタを選択す るための複数のワー ド線と、 上記ビッ ト線に接続され、 所定のビッ ト線 上のデータ信号を増幅するセンスアンプとを備えた強誘電体メ モリ装置 であって、
第 1 の方向に沿って延び、 該第 1 の方向と垂直な第 2の方向を幅方向5 とする平面形状を有する、 上記セルプレー ト線に接続された第 1 の電極 と、
該第 1 の電極と対向するよう配置され、 上記第 1 の方向における寸法 と上記第 2 の方向における寸法が等しい平面形状、 あるいは上記第 1 の 方向における寸法が上記第 2の方向における寸法よ り短い平面形状を有0 する第 2の電極と、
上記第 1 の電極と第 2の電極との間に配置された強誘電体層とを備え、 - 上記第 1 , 第 2 の電極及び強誘電体層により上記強誘電体キャパシタ が構成されているこ とを特徴とする半導体装置。
1 1 . 強誘電体キャパシタを備えた半導体装置において、
5 第 1 の方向に沿って延び、 該第 1 の方向と垂直な第 2 の方向を幅方向 とする平面形状を有する、 上記強誘電体キャパシタを構成する第 1 の電 極と、 該第 1 の電極と対向するよう配置された、 上記強誘電体キャパシタを 構成する第 2 の電極と、
上記第 1 の電極と第 2の電極との間に配置された、 上記強誘電体キヤ パシタを構成する強誘電体層と、
上記第 2の電極の表面を覆う よう形成され、 該第 2 の電極の表面の、 その中央位置よ り上記第 1 の電極の第 1 の方向に沿った一方の側辺側に ずれた位置上に形成されたコ ンタク トホールを有する絶縁膜と、
該絶縁膜上に形成され、 上記コンタク トホールを介して上記第 2の電 極に接続された配線とを備えたことを特徴とする半導体装置。
1 2 . 強誘電体キャパシ夕を備えた半導体装置において、
第 1 の方向に沿って延び、 該第 1 の方向と垂直な第 2 の方向を幅方向 とする平面形状を有する、 上記強誘電体キャパシタを構成する第 〗 の電 極と、
該第 1 の電極と対向するよう配置された、 上記強誘電体キャパシタを 構成する第 2の電極と、
上記第 1 の霪極と第 2の電極との間に配置された、 上記強誘電体キヤ パシタを構成する強誘電体層と、
上記第 2の電極の表面を覆う よう形成され、 該第 2の電極の表面の所 定部位上に位置するよう形成されたコ ンタ ク トホールを有する絶縁膜と- 該絶縁膜上に形成され、 上記第 2の電極に電気的に接続された配線と を備え、
上記第 2の電極は、 その全体が、 その所定の側辺側からの切り込みに より複数の電ぉ 分に分割された構造となっており、
上記配線は、 第 2の電極を構成する複数の電極部分のう ちの一部の ものに上記コ ンタ ク トホールを介してつながっていることを特徵とする 半導体装置。
PCT/JP1997/001347 1996-04-19 1997-04-18 Dispositif pour semi-conducteur WO1997040531A1 (fr)

Priority Applications (4)

Application Number Priority Date Filing Date Title
EP97917434A EP0836226A4 (en) 1996-04-19 1997-04-18 SEMICONDUCTOR DEVICE
US08/981,265 US6163043A (en) 1996-04-19 1997-04-18 Semiconductor device
JP53791597A JP4386210B2 (ja) 1996-04-19 1997-04-18 半導体装置
KR1019970709552A KR100303682B1 (ko) 1996-04-19 1997-04-18 반도체장치

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP8/98267 1996-04-19
JP9826796 1996-04-19

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US09/637,723 Division US6420743B1 (en) 1996-04-19 2000-08-11 Semiconductor device

Publications (1)

Publication Number Publication Date
WO1997040531A1 true WO1997040531A1 (fr) 1997-10-30

Family

ID=14215177

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1997/001347 WO1997040531A1 (fr) 1996-04-19 1997-04-18 Dispositif pour semi-conducteur

Country Status (7)

Country Link
US (2) US6163043A (ja)
EP (1) EP0836226A4 (ja)
JP (1) JP4386210B2 (ja)
KR (1) KR100303682B1 (ja)
CN (1) CN1142587C (ja)
TW (1) TW322635B (ja)
WO (1) WO1997040531A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1722418A2 (en) 2002-03-20 2006-11-15 Fujitsu Limited Semiconductor memory device
JP2015026635A (ja) * 2013-07-24 2015-02-05 富士通セミコンダクター株式会社 半導体装置及びその設計方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW322635B (ja) * 1996-04-19 1997-12-11 Matsushita Electron Co Ltd
US6452776B1 (en) * 2000-04-06 2002-09-17 Intel Corporation Capacitor with defect isolation and bypass
JP3901432B2 (ja) * 2000-08-22 2007-04-04 セイコーエプソン株式会社 強誘電体キャパシタを有するメモリセルアレイおよびその製造方法
TWI224578B (en) * 2001-01-18 2004-12-01 Ibm Fabrication of silicon micro mechanical structures
JP2002270788A (ja) * 2001-03-14 2002-09-20 Fujitsu Ltd 半導体装置及びその製造方法
JP2002324852A (ja) * 2001-04-26 2002-11-08 Fujitsu Ltd 半導体装置及びその製造方法
US20030001188A1 (en) * 2001-06-27 2003-01-02 Nakagawa Osamu Samuel High-dielectric constant metal-insulator metal capacitor in VLSI multi-level metallization systems
DE10308927A1 (de) * 2003-02-28 2004-09-16 Infineon Technologies Ag Integrierte Halbleiterschaltung mit einem Transistor und mit einer Leiterbahn
EP1793367A3 (en) * 2005-12-02 2009-08-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2225773B1 (en) * 2007-12-21 2011-08-03 Nxp B.V. Memory cell comprising a capacitor arranged laterally from a transistor
KR101037501B1 (ko) * 2008-10-30 2011-05-26 주식회사 하이닉스반도체 고집적 반도체 기억 장치
TWI550830B (zh) * 2014-05-23 2016-09-21 旺宏電子股份有限公司 半導體結構及其製造方法
CN105226061B (zh) * 2014-06-10 2018-04-24 旺宏电子股份有限公司 半导体结构及其制造方法
US9252155B2 (en) * 2014-06-20 2016-02-02 Macronix International Co., Ltd. Memory device and method for manufacturing the same
CN110164489B (zh) * 2019-05-28 2021-05-07 珠海创飞芯科技有限公司 优化Nor Flash存储阵列面积的相关方法及系统
CN110349960B (zh) * 2019-07-08 2021-06-18 上海华虹宏力半导体制造有限公司 嵌入式闪存的版图结构、嵌入式闪存及其形成方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04225510A (ja) * 1990-12-27 1992-08-14 Tosoh Corp コンデンサアレー
JPH0590489A (ja) * 1991-09-30 1993-04-09 Fujitsu Ltd 半導体集積回路
JPH05343697A (ja) * 1992-06-09 1993-12-24 Seiko Epson Corp 誘電体素子
JPH05343616A (ja) * 1992-06-09 1993-12-24 Seiko Epson Corp 誘電体素子及びその製造方法
JPH0669418A (ja) * 1992-08-21 1994-03-11 Fujitsu Ltd 半導体装置
JPH06204404A (ja) * 1992-12-28 1994-07-22 Hitachi Ltd 半導体装置、並びに容量素子およびその製造方法
JPH06244133A (ja) * 1993-02-22 1994-09-02 Matsushita Electron Corp 半導体装置およびその製造方法
JPH0750394A (ja) * 1993-08-05 1995-02-21 Matsushita Electron Corp 半導体装置の製造方法
JPH07226443A (ja) * 1994-02-15 1995-08-22 Matsushita Electron Corp 半導体装置の製造方法
JPH07235639A (ja) * 1994-02-24 1995-09-05 Matsushita Electron Corp 半導体装置
JPH07263637A (ja) * 1994-03-25 1995-10-13 Matsushita Electron Corp 半導体装置およびその製造方法
JPH0817806A (ja) * 1994-03-30 1996-01-19 Matsushita Electron Corp 半導体装置の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3185220B2 (ja) * 1990-09-28 2001-07-09 セイコーエプソン株式会社 半導体装置
JPH04144282A (ja) * 1990-10-05 1992-05-18 Seiko Epson Corp 半導体装置
JPH05182857A (ja) * 1991-12-27 1993-07-23 Rohm Co Ltd 薄膜コンデンサ
US5216572A (en) * 1992-03-19 1993-06-01 Ramtron International Corporation Structure and method for increasing the dielectric constant of integrated ferroelectric capacitors
DE69433244T2 (de) * 1993-08-05 2004-07-29 Matsushita Electric Industrial Co., Ltd., Kadoma Herstellungsverfahren für Halbleiterbauelement mit Kondensator von hoher dielektrischer Konstante
US5548475A (en) * 1993-11-15 1996-08-20 Sharp Kabushiki Kaisha Dielectric thin film device
US5508881A (en) * 1994-02-01 1996-04-16 Quality Microcircuits Corporation Capacitors and interconnect lines for use with integrated circuits
US5760432A (en) * 1994-05-20 1998-06-02 Kabushiki Kaisha Toshiba Thin film strained layer ferroelectric capacitors
US5519235A (en) * 1994-11-18 1996-05-21 Bell Communications Research, Inc. Polycrystalline ferroelectric capacitor heterostructure employing hybrid electrodes
KR100322695B1 (ko) * 1995-03-20 2002-05-13 윤종용 강유전성캐패시터의제조방법
US5638252A (en) * 1995-06-14 1997-06-10 Hughes Aircraft Company Electrical device and method utilizing a positive-temperature-coefficient ferroelectric capacitor
US5804823A (en) * 1995-10-10 1998-09-08 Raytheon Company Bismuth layered structure pyroelectric detectors
US5716875A (en) * 1996-03-01 1998-02-10 Motorola, Inc. Method for making a ferroelectric device
TW322635B (ja) * 1996-04-19 1997-12-11 Matsushita Electron Co Ltd
US5773314A (en) * 1997-04-25 1998-06-30 Motorola, Inc. Plug protection process for use in the manufacture of embedded dynamic random access memory (DRAM) cells

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04225510A (ja) * 1990-12-27 1992-08-14 Tosoh Corp コンデンサアレー
JPH0590489A (ja) * 1991-09-30 1993-04-09 Fujitsu Ltd 半導体集積回路
JPH05343697A (ja) * 1992-06-09 1993-12-24 Seiko Epson Corp 誘電体素子
JPH05343616A (ja) * 1992-06-09 1993-12-24 Seiko Epson Corp 誘電体素子及びその製造方法
JPH0669418A (ja) * 1992-08-21 1994-03-11 Fujitsu Ltd 半導体装置
JPH06204404A (ja) * 1992-12-28 1994-07-22 Hitachi Ltd 半導体装置、並びに容量素子およびその製造方法
JPH06244133A (ja) * 1993-02-22 1994-09-02 Matsushita Electron Corp 半導体装置およびその製造方法
JPH0750394A (ja) * 1993-08-05 1995-02-21 Matsushita Electron Corp 半導体装置の製造方法
JPH07226443A (ja) * 1994-02-15 1995-08-22 Matsushita Electron Corp 半導体装置の製造方法
JPH07235639A (ja) * 1994-02-24 1995-09-05 Matsushita Electron Corp 半導体装置
JPH07263637A (ja) * 1994-03-25 1995-10-13 Matsushita Electron Corp 半導体装置およびその製造方法
JPH0817806A (ja) * 1994-03-30 1996-01-19 Matsushita Electron Corp 半導体装置の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP0836226A4 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1722418A2 (en) 2002-03-20 2006-11-15 Fujitsu Limited Semiconductor memory device
JP2015026635A (ja) * 2013-07-24 2015-02-05 富士通セミコンダクター株式会社 半導体装置及びその設計方法

Also Published As

Publication number Publication date
KR100303682B1 (ko) 2001-11-02
CN1142587C (zh) 2004-03-17
KR19990028241A (ko) 1999-04-15
US6163043A (en) 2000-12-19
CN1194723A (zh) 1998-09-30
TW322635B (ja) 1997-12-11
EP0836226A4 (en) 2001-09-05
JP4386210B2 (ja) 2009-12-16
US6420743B1 (en) 2002-07-16
EP0836226A1 (en) 1998-04-15

Similar Documents

Publication Publication Date Title
WO1997040531A1 (fr) Dispositif pour semi-conducteur
US6081036A (en) Semiconductor device
TW584856B (en) Semiconductor device
US20070228434A1 (en) Semiconductor memory device
US20140091430A1 (en) Semiconductor device including operative capacitors and dummy capacitors
JPH06209113A (ja) 不揮発性強誘電体メモリ装置、不揮発性強誘電体メモリアレイ装置及びそのメモリアレイ装置の形成方法
JP3236262B2 (ja) 強誘電体メモリ装置
JP3627640B2 (ja) 半導体メモリ素子
JP4322839B2 (ja) 半導体装置
US6323510B1 (en) Semiconductor memory device having an array of memory cells including a select transistor and a storage capacitor wiring lines at 45° angles
JP5125150B2 (ja) 多層コンデンサーからなるメモリ装置
JP2008218842A (ja) 半導体記憶装置
EP1514275B1 (en) Ferroelectric memory with series connected memory cells
US20060039177A1 (en) Ferroelectric memory
JP3250665B2 (ja) 誘電体メモリおよびその製造方法並びに誘電体キャパシタ
US8129766B2 (en) Semiconductor memory device comprising shifted contact plugs
US20100123176A1 (en) Semiconductor memory device
US6914283B2 (en) Semiconductor element
JP4973204B2 (ja) 半導体装置
JP3930978B2 (ja) 強誘電体メモリ装置
JP3077748B2 (ja) 強誘電体メモリ
JP2000294743A (ja) 強誘電体メモリ装置
US20080067567A1 (en) Semiconductor device
JP2007005337A (ja) 半導体装置
JP2010199290A (ja) 半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 97190606.8

Country of ref document: CN

AK Designated states

Kind code of ref document: A1

Designated state(s): CN JP KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FI FR GB GR IE IT LU MC NL PT SE

WWE Wipo information: entry into national phase

Ref document number: 1019970709552

Country of ref document: KR

WR Later publication of a revised version of an international search report
WWE Wipo information: entry into national phase

Ref document number: 1997917434

Country of ref document: EP

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 08981265

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 1997917434

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1019970709552

Country of ref document: KR

WWR Wipo information: refused in national office

Ref document number: 1019970709552

Country of ref document: KR

WWW Wipo information: withdrawn in national office

Ref document number: 1997917434

Country of ref document: EP