CN105226061B - 半导体结构及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体结构及其制造方法。半导体结构包括一第一电极层、一第二电极层与一介电层。介电层配置在第一电极层与第二电极层之间。第二电极层的宽度是往远离介电层的方向变大。

Description

半导体结构及其制造方法

技术领域

本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种存储器及其制造方法。

背景技术

半导体结构包括存储装置被使用于许多产品之中，例如MP3播放器、数码相机、计算机档案等等的储存元件中。随着应用的增加，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，是需要制造高元件密度的存储装置。

由于装置临界尺寸已经降低到技术的极限，因此设计者们开发一种提高存储装置密度的方法是使用三维叠层存储装置，藉以达成更高的存储容量，同时降低每一位的成本。然而，存储器在编程与擦除步骤中，存储器窗口容易因为不良的电场分布而降低。

发明内容

根据一实施例，公开一种半导体结构，其包括一第一电极层、一第二电极层与一介电层。介电层配置在第一电极层与第二电极层之间。第二电极层的宽度是往远离介电层的方向变大。

根据另一实施例，公开一种半导体结构，其包括一第一电极层、一第二电极层与一介电层。介电层配置在第一电极层与第二电极层之间。第二电极层的掺杂质浓度是往接近介电层的方向变低。

根据又另一实施例，公开一种半导体结构的制造方法，其包括以下步骤：形成一第一电极层；形成一介电层于第一电极层上；形成一第一电极材料于介电层上；形成一第二电极材料于第一电极材料上；进行一热步骤以将第二电极材料的掺杂质扩散至第一电极材料中；进行一刻蚀步骤以同时移除部分的第一电极材料与第二电极材料；刻蚀步骤对于第一电极材料的刻蚀速率高于对于第二电极材料的刻蚀速率；第一电极材料与第二电极材料留下的部分是形成一第二电极层。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1A绘示根据一实施例的半导体结构的平面图。

图1B绘示图1A的半导体结构的部分放大图。

图2绘示根据一实施例的半导体结构的剖面图。

图3绘示根据一实施例的半导体结构的平面图。

图4绘示根据一实施例的半导体结构的平面图。

图5A至图5C绘制根据一实施例的半导体结构的制造方法。

图6绘示根据一实施例的半导体结构的平面图。

图7绘示比较例的半导体结构的平面图。

图8绘示比较例的半导体结构的平面图。

图9为半导体结构的电性分析图。

图10为半导体结构的电性分析图。

图11为半导体结构的电性分析图。

【符号说明】

102： 第一电极层

104、304、404、804： 第二电极层

106、606： 介电层

108、708： 第一电极部分

110、710： 第二电极部分

112、312、412： 第一侧边

114、314、414： 第二侧边

116、316、416： 第三侧边

218： 叠层结构

220： 介电条纹

522： 电极材料

524： 第一电极材料

526： 第二电极材料

628： 氮化物层

630、632： 氧化物层

θ1、θ2： 角度

H1、H2、H3、H4、H5、H6、H7： 宽度

具体实施方式

图1A绘示根据一实施例的半导体结构的平面图。图1B绘示图1A的半导体结构的部分放大图。半导体结构包括第一电极层102、第二电极层104、以及配置在第一电极层102与第二电极层104之间的介电层106。第一电极层102与第二电极层104可包括多晶硅、金属等合适的导电材料。介电层106可包括氧化物、氮化物，例如氧化硅、氮化硅或氮氧化硅，或其他合适的介电材料，例如高介电常数(high-k)材料。介电层106并不限于单一层结构，亦可适当地使用多层介电结构，例如氧化物-氮化物-氧化物(ONO)结构。举例来说，电荷捕捉材料可例如使用具有分立区域的缺陷(Discrete Trap)的纳米结晶(nano-crystal)高介电常数材料。

实施例中，第二电极层104(沿X方向)的宽度是往远离介电层106的方向变大。此轮廓设计能使存储器装置在操作过程中具有较佳的电场分布，亦即让介电层106靠近第二电极层104(字线)的部分具有较低的电场，而靠近第一电极层102(通道位线)的部分具有较高的电场，藉此提升擦除及编程过程中载子注入、捕捉至捕捉层中，并抑制栅极注入(gateinjection)，使得装置能具有较大的存储器窗口(memory window)。举例来说，第二电极层104可包括邻接的第一电极部分108与第二电极部分110。邻接介电层106的第一电极部分108其宽度H1(图1B)是往远离介电层106的方向变大。第二电极层104的第一电极部分108具有第一侧边112(图1B)，与邻接在第一侧边112的相对端点的平直的第二侧边114与第三侧边116。第一侧边112邻接介电层106。平直的第二侧边114与第三侧边116分开自介电层106。第一侧边112与第二侧边114之间的夹角θ1大于90度。第一侧边112与第三侧边116之间的夹角θ2大于90度。一实施例中，第二电极部分110具有固定的宽度H2。第二电极层104并不限于如图所示的八边形，亦可适当地设计成其他合适的形状。

一实施例中，第二电极层104的第一电极部分108与第二电极部分110可具有不同的材料特性。举例来说，第一电极部分108的掺杂质浓度小于第二电极部分110的掺杂质浓度。第一电极部分108的掺杂质浓度是往接近介电层106的方向变低。第二电极部分110具有实质上均一的掺杂质浓度。一实施例中，第一电极部分108与第二电极部分110为多晶硅材料，且掺杂质为P导电型的杂质。但不限于此。

图2绘示根据一实施例的半导体结构的剖面图。一实施例中，图2是沿着图1A的AB线段绘制出，且图1A是沿着图2的CD线段绘制出。一实施例中，如图1A与图2所示，半导体结构为三维叠层存储器装置。叠层结构218(图2)包括交互叠层的介电条纹220与作为导电条纹的第一电极层102。介电层106配置在第一电极层102(或叠层结构218)的相对侧壁上。第二电极层104配置在叠层结构218之间。

图3绘示根据另一实施例的半导体结构的平面图，其与图】B所示的半导体结构的差异在于，第二电极层304中，与第一侧边312相邻接的第二侧边314与第三侧边316为内凹的侧边。

图4绘示根据另一实施例的半导体结构的平面图，其与图1B所示的半导体结构的差异在于，第二电极层404中，与第一侧边412相邻接的第二侧边414与第三侧边416为外凸的侧边。

图5A至图5C绘制根据一实施例的半导体结构的制造方法。

请参照图5A，形成第一电极层102。形成介电层106于第一电极层102上。形成电极材料522于介电层106上。一实施例中，电极材料522可包括第一电极材料524形成于介电层106上，以及第二电极材料526形成于第一电极材料524上。一实施例中，第一电极材料524是未掺杂的多晶硅，且第二电极材料526是掺杂的多晶硅，例如是掺杂P型杂质。进行一热步骤以将第二电极材料526的掺杂质扩散至第一电极材料524中，并控制扩散至第一电极材料524的杂质浓度是往介电层106的方向逐渐变低。

请参照图5B，进行一刻蚀步骤以同时移除部分的第一电极材料524与第二电极材料526，且留下的部分是形成第二电极层104。一实施例中，选择的刻蚀方法对于掺杂质浓度较低的第一电极材料524(图5A)的刻蚀速率高于对于掺杂质浓度较高的第二电极材料526的刻蚀速率，因此杂质浓度是往介电层106的方向逐渐变低的第一电极材料524留下的部分能形成宽度H1逐渐变小的第一电极部分108，而杂质浓度实质上均一的第二电极材料526留下的部分会形成实质上固定宽度H2的第二电极部分110。一实施例中，第二电极层104在邻接介电层106的部分具有最低的掺杂质浓度，因此具有最小的接口宽度。

实施例并不限对不同P导电型掺杂质浓度的材料具有刻蚀选择性的刻蚀工艺，亦可根据装置设计，适当地采用其他能达成第二电极层104不同宽度轮廓的材料(例如N导电型掺杂质)与刻蚀方式(例如湿式刻蚀或干式刻蚀等)。

其他实施例中，亦可使用对于电极材料522(图5A)不具选择性的刻蚀工艺，直接通过光刻掩模来定义第二电极层104的图案，因此电极材料522可不限于上述不同掺杂质浓度的特征，也可使用单一特性或其他多层结构的薄膜。

一些实施例中，可更移除介电层106未与第二电极层104接触的部分，以形成如图5C所示的互相分开的多个介电层106。其他实施例中，亦可省略图5C的步骤，而直接使用如图5B所示的结构。相较于图5B的结构，图5C的存储器装置有助于在擦除、编程的过程中，将注入的载子局限在介电层106既定的范围中，藉此提升存储器窗口。此外，由于图5C的数个介电层106是互相分开，一个存储单元受到其他邻近存储单元的影响程度降低，因此存储单元之间可以设计成具有较小的间距，而能提高存储器密度。

图6绘示根据一实施例的半导体结构的平面图。此例的介电层606具有氧化物-氮化物-氧化物(ONO)结构，其中作为电荷捕捉层的氮化物层628是配置在氧化物层630与氧化物层632之间，第一电极层102与第二电极层104为多晶硅材料，藉此构成SONOS电荷捕捉式闪存结构。在分析实验中，第二电极层104邻接介电层606的部分的宽度H3为30nm，未邻接介电层106的部分的宽度H4为10nm。图7与图8分别绘示第一比较例与第二比较例的半导体结构的平面图。其中图7与图6的差异在于，第二电极层704具有变化的宽度的第一电极部分708，其宽度是往远离该介电层606的方向逐渐变小。在分析实验中，第二电极部分710的宽度H5、与第一电极部分708凸出第二电极部分710的宽度H6皆为10nm。图8的第二电极层804具有固定的宽度H7，其在分析实验中为30nm。

图9至图11为如图6至图8所示的半导体结构的电性分析图。图9显示半导体结构在导通电压Vpass为10V、程序电压Vprg为20V的条件下，氧化物层630在固定Y位置，不同X位置的电场分布。图10则显示远离第二电极层104、704、804的氧化物层632在固定Y位置，不同X位置的电场分布。图11中的实线为存储器在擦除后的电性曲线，虚线为以20V编程20μs之后的电性曲线。从图9与图10的结果可发现，相较于比较例，实施例邻近第二电极层104(字线)的氧化物层630在中央及边缘侧具有较低的电场，邻近第一电极层102(通道位线)的氧化物层632具有较高的电场。实施例电场的分布特性，有助于在擦除及编程过程中载子注入、捕捉至氮化物层628中，并抑制栅极注入，使得装置能具有较大的存储器窗口，如图11的结果所示。

实施例的概念可适当地应用至NMOS或PMOS装置。

综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种半导体结构，包括：

一第一电极层；

一第二电极层；以及

一介电层，具有一氧化物-氮化物-氧化物(ONO)结构，并配置在该第一电极层与该第二电极层之间，其中该第二电极层的宽度是往远离该介电层的方向变大。

2.一种半导体结构，包括：

一第一电极层；

一第二电极层；以及

一介电层，具有一氧化物-氮化物-氧化物(ONO)结构，并配置在该第一电极层与该第二电极层之间，其中该第二电极层的掺杂质浓度是往接近该介电层的方向变低。

3.根据权利要求1或2所述的半导体结构，其中该第二电极层包括一第一电极部分与一第二电极部分，该第一电极部分介于该第二电极部分与该介电层之间，该第一电极部分的掺杂质浓度小于该第二电极部分的掺杂质浓度，该第一电极部分的掺杂质浓度是往接近该介电层的方向变低。

4.根据权利要求1或2所述的半导体结构，其中该第二电极层包括一第一电极部分与一第二电极部分，该第一电极部分介于该第二电极部分与该介电层之间，该第二电极部分具有固定的宽度，该第一电极部分的宽度是往远离该介电层的方向变大。

5.根据权利要求1或2所述的半导体结构，其中该第二电极层具有相邻接的一第一侧边与一第二侧边，该第一侧边邻接该介电层，该第二侧边与该介电层分开，该第二侧边具有一平直的、内凹的或外凸的侧边。

6.根据权利要求1或2所述的半导体结构，其中该第二电极层具有相邻接的一第一侧边与一第二侧边，该第一侧边邻接该介电层，该第二侧边与该介电层分开，该第一侧边与该第二侧边之间的夹角大于90度。

7.根据权利要求1或2所述的半导体结构，其中该半导体结构为三维叠层存储器装置。

8.一种半导体结构的制造方法，包括：

形成一第一电极层；

形成一介电层于该第一电极层上；

形成一第一电极材料于该介电层上；

形成一第二电极材料于该第一电极材料上；

进行一热步骤以将该第二电极材料的掺杂质扩散至该第一电极材料中；以及

进行一刻蚀步骤以同时移除部分的该第一电极材料与该第二电极材料，其中该刻蚀步骤对该于该第一电极材料的刻蚀速率高于对于该第二电极材料的刻蚀速率，该第一电极材料与该第二电极材料留下的部分是形成一第二电极层。

9.根据权利要求8所述的半导体结构的制造方法，其中该第一电极材料是未掺杂的多晶硅，该第二电极材料是掺杂P型杂质的多晶硅。

10.根据权利要求8所述的半导体结构的制造方法，更包括移除该介电层未与该第二电极层接触的部分。