CN1529906A - Mos晶体管栅角的增强氧化方法 - Google Patents

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Abstract

本申请提供了一种在不显著增加整个加工方案的热预算的情况下增强晶体管栅角氧化速率的方法，具体地说，本发明的方法包括：将离子注入到含Si晶体管的栅角中，将包括被注入的晶体管栅角的晶体管暴露于氧化环境。该注入步骤中采用的离子包括：Si；非氧化抑制离子例如O、Ge、As、B、P、In、Sb、Ga、F、Cl、He、Ar、Kr、Xe；及它们的混合物。

Description

MOS晶体管栅角的增强氧化方法
技术领域
本发明涉及半导体器件的制造，更具体地说，涉及金属氧化物半导体(MOS)晶体管的制造方法，其中，在不显著增加整个加工方案的热预算的情况下增强角(corner)氧化的速率。
背景技术
现代的Si基金属-绝缘体-半导体(MIS)场效应晶体管(FETs)利用所谓的栅角的侧壁或角氧化方法制造。在常规的工艺流程例如互补型金属氧化物半导体(CMOS)逻辑、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、埋置的DRAM、闪存和其它类似的工艺流程中通常都采用侧壁氧化工艺。
如本领域技术人员所了解的，栅角(gate corner)的侧壁氧化加厚了栅角处的栅绝缘体。厚的角绝缘体能够防止器件角处的电击穿。该角绝缘体还通过在氧化期间有效地使角变圆而减小电场。较高的角电场能够产生大的热载流子效应，使晶体管可靠性变差。此外，角氧化期间生长的平面氧化物用作后来离子注入步骤的屏蔽氧化物，由此简化工艺的整体流程。所有这些侧壁(或角)氧化的优点在本领域都是公知的；因此，这里不需要对此作详细讨论。
在现有技术的工艺中，栅角的氧化通常在工艺流程的后期进行。例如，栅角的氧化一般在已经利用在衬底上存在的栅叠层(gatestack)进行了阱和沟道注入之后进行。因此，在制造晶体管器件时角氧化的热预算是必须考虑的非常重要的参数。工艺流程后期的高热预算会引起不希望的掺杂剂扩散；以及栅叠层、栅绝缘体和沟道材料的反应和互混。因此，非常希望在不降低角氧化物的质量和可靠性的情况下减少角氧化的热预算。
角氧化通常在氧化环境例如O2、H2O或者氧基团环境中进行。湿式(H2O)或者自由基辅助氧化物工艺是优选的，这是因为其速度快，因此热预算低。然而，将新材料引入栅叠层可以阻止这种趋势。金属栅和高介电常数K栅绝缘体可能与快速氧化工艺不兼容。例如，水分子和氧基团能够在栅角氧化期间氧化栅金属。需要特定的氧化环境来选择性地氧化Si而不氧化金属。本领域公知，这种用于选择性角氧化的混合物是低速率氧化环境。由于对角氧化环境的各种兼容性要求，因此非常希望不依靠氧化环境而减少角氧化的热预算。
鉴于现有技术的角氧化工艺的上述缺陷，一直需要发展新的、改进的角氧化法，以便在不显著增加整个工艺流程的热预算的情况下增强角氧化的速率。
发明内容
本发明的目的是提供一种用于增强晶体管栅角氧化的方法。
本发明的进一步的目的是提供一种用于增强栅角氧化的方法，该方法不显著增加整个工艺流程的热预算。
本发明的再进一步的目的是提供一种用于增强栅角氧化的方法，该方法不依赖于所采用的氧化环境。
本发明的再进一步的目的是利用与各种栅叠层结构兼容的加工步骤提供一种用于增强栅角氧化的方法，所述栅叠层结构包括金属栅和高K栅绝缘体的各种组合(implementation)。注意，这里所用的术语“高K”代表介电常数比SiO2高的介电材料(在真空中测量)。
通过将非氧化抑制离子或者Si离子注入到晶体管栅角中、然后将已注入栅角暴露于氧化环境中来实现这些和其它目的及优点。本发明所采用的晶体管包括：MIS、MOSFET和其它包括栅角的类似晶体管，但不限于此。
具体地说，本发明的方法包括步骤：
(a)将离子注入到含Si晶体管的栅角中，其中所述离子选自非氧化抑制离子、Si离子及其混合物；和
(b)将包括所述经注入的栅角的含Si晶体管暴露于氧化环境中。
这里使用惯用语“非氧化抑制离子”代表不降低硅的氧化速率的离子。这种非氧化抑制离子的例子包括：O、Ge、As、B、P、In、Sb、Ga、F、Cl、He、Ar、Kr、Xe及其混合物，包括与Si离子的混合物，但并不限于此。
如上所述，本发明中采用的晶体管是含Si晶体管。这里所用的惯用语“含Si晶体管”代表其中至少下列区之一包括含Si材料的晶体管：衬底、栅介质、栅导体或者它们的任意组合。
附图说明
图1A-1F是说明本发明中所采用的用于制造具有增强的栅角氧化的晶体管的加工步骤图(截面图)。
发明的详细描述
本发明提供一种增强晶体管栅角氧化的方法，下面将参考附图更详细地描述该方法。注意，附图中相同和/或相应的部件用相同的附图标记表示。
首先参考图1A，图1A示出了本发明中采用的最初结构。具体地说，图1A所示的最初结构包括含Si衬底10、栅介质12和栅叠层14。
图1A中所示的晶体管结构包括本领域公知的常规材料，并且该结构利用本领域公知的常规加工步骤制造。例如，含Si衬底10包括任何含Si的半导电材料，这些材料包括：Si、SiGe、SiGeC、SiC和其它类似的含Si半导体，但并不限于此。在本发明中还可以采用叠层的半导体例如Si/Si、Si/SiGe和绝缘膜上硅(SOI)作为含Si衬底10。含Si衬底10可以是未掺杂的或者可以是用n或者p型掺杂剂离子掺杂了的衬底。
衬底可以包含各种隔离区例如浅沟槽隔离(STI)或者形成在其表面中的硅的局部氧化(LOCOS)隔离区。此外，衬底可以包括阱区、埋置的扩散区和其它类似区域。为了清楚，本发明的附图没有具体示出任何上述区；但是，附图标记10意味着包括那些区。本发明中采用的非常优选的一种含Si衬底是由Si构成的衬底。
然后利用常规的淀积工艺例如化学汽相淀积(CVD)、等离子体辅助CVD、蒸发、溅射、原子层化学汽相淀积(ALCVD)、分子束外延(MBE)和化学溶液淀积在衬底10的表面上形成栅介质(或者栅绝缘体)12。可以选择的是，可以通过热氧化、氮化或者氧氮化工艺形成栅介质。
栅介质12由介质材料构成，该介质材料包括：氧化物、氮化物、氧氮化物及其混合物或者多层，但并不限于此。作为栅介质12，本发明中采用的非常优选的介质材料是SiO2。注意，本发明中采用的介质可以具有比SiO2更高或者更低的介电常数。
栅介质12的物理厚度可以改变，但一般栅介质具有大约0.4-20nm的厚度。更优选大约0.5-10nm的厚度。
在衬底的表面上形成栅介质之后，在栅介质12的表面上形成栅叠层14。本发明中采用的栅叠层至少包括栅导体16。任选地，该栅叠层还可以包括介质覆盖层18。
栅叠层14的栅导体16可以由任何常规的导电材料构成，包括但不限于：金属元素，例如W、Pt、Pd、Ru、Rh、Ir、Co、Ni、Mo、Ti、Cr、Os或其组合和多层；前述金属元素的硅化物和氮化物；未掺杂或者掺杂的多晶硅、非晶硅及其组合或者多层。作为栅叠层14的栅导体16，非常优选的一种导电材料是由掺杂的多晶硅、Ti扩散阻挡层和钨构成的多层。注意，本发明中扩散阻挡层是可以任选的，并且它可以包括其它公知的扩散阻挡层例如Ta、TiN、TaN和W2N。
利用常规的淀积工艺例如CVD、等离子辅助CVD、溅射、蒸发、化学溶液淀积和镀覆等形成栅导体16。当采用金属硅化物时，可以采用常规的硅化工艺形成。另一方面，当采用掺杂的多晶硅作为栅导体16时，可以通过就地掺杂淀积工艺形成掺杂的多晶硅，或者首先淀积未掺杂的多晶硅层然后采用常规的离子注入掺杂该多晶硅层。
本发明中形成的栅导体16的物理厚度可以根据采用的导电材料以及所用的形成工艺而变化。但是，一般栅导体16具有大约10-300nm的厚度，优选大约20-200nm的厚度。
可以选择的是，然后在栅导体16上形成介质覆盖层18，提供图1A所示的层状结构。根据本发明，介质覆盖层18包括利用本领域公知的常规工艺施加的任何常规的硬掩模材料例如氧化物、氮化物、氧氮化物及其组合或者多层。例如，该介质覆盖层可以利用常规的淀积工艺例如CVD、等离子辅助CVD、蒸发、化学溶液淀积和其它类似的淀积工艺等形成。或者，可以采用常规的热生长工艺形成介质覆盖层18。需要重申的是，介质覆盖层是可以选择的，不是本发明中必须的。
在栅导体上存在介质覆盖层的应用中，如附图所示，然后在介质覆盖层上形成光致抗蚀剂层(未示出)，对该结构进行常规的光刻，包括使光致抗蚀剂层曝光于照射图形、利用适当的显影溶液使图形显影并通过常规的干蚀工艺例如反应离子蚀刻将该图形转移到下面的介质覆盖层上。例如，图1B示出了剥离光致抗蚀剂之后所得到的布图了的结构。使用布图了的介质覆盖层18限定所得到结构的栅区的沟道长度。
注意，当在栅导体上不存在介质覆盖层时，利用常规的光刻在栅导体上形成布图了的抗蚀剂层，并且该布图了的抗蚀剂层在栅导体的布图过程中留在该结构上。
注意，尽管附图示出了在栅导体上形成一个掩模区，但当在栅导体上形成多于一个掩模区时本发明同样起作用。因此，本发明能够在衬底10的表面上形成多个栅区。
形成了布图的介质覆盖层并且剥离光致抗蚀剂之后，去除没有被布图的介质覆盖层18(或者布图的抗蚀剂层)保护的栅导体16的露出部分，直到栅介质12，以便提供图1C所示的结构。根据本发明的该步骤，利用与介质相比对栅导体材料的去除具有高选择性的各向异性蚀刻工艺去除栅导体16的露出部分。在图1C所示结构的形成中，可以在本发明中使用的一种类型的各向异性蚀刻工艺是反应离子蚀刻(RIE)工艺，其中使用包含卤素的等离子体作为蚀刻剂气体。应注意，在本发明的该蚀刻步骤中，可以去除围绕布图层的一些或者所有栅介质12。
注意，图1C所示的结构是具有栅区的晶体管结构，该栅区由布图的介质覆盖层18和布图的栅导体16构成。该晶体管结构还包括栅介质12和衬底10。注意，图1C所示的晶体管结构包括位于布图的栅导体底部的栅角区20。注意，当不采用介质覆盖层时，除了在该结构上没有布图的介质覆盖层之外，该结构看起来与图1C所示的结构相似。
根据本发明的下一步，将离子注入到晶体管栅角20中，以便在栅角处形成注入区22，参见图1D。在本发明的该步骤中所采用的离子能够增强侧壁氧化的速率，这些离子包括但不限于：非氧化抑制离子、Si离子及其混合物。这里使用惯用语“非氧化抑制离子”代表不降低硅氧化速率的离子。这种非氧化抑制离子的例子包括但不限于：O、Ge、As、B、P、In、Sb、Ga、F、Cl、He、Ar、Kr、Xe及其混合物，包括与Si离子的混合物。
利用大约1E13-1E17cm-2的离子剂量、优选大约1E14-1E16cm-2的离子剂量进行进行本发明的该注入步骤，在栅角区20处形成注入区22。此外，在大约1eV-1MeV、优选大约100eV-100keV的能量下进行本发明的该离子注入步骤。注意，通过使用上述条件，在晶体管结构中没有观察到明显的掺杂剂扩散。可以利用正向(straight)离子注入工艺进行注入，或者在本发明中还可以采用倾斜(angle)离子注入工艺。
将上述离子注入到栅角区20之后，将图1D所示的结构暴露于常规的侧壁氧化工艺，该工艺能够在衬底10(或者剩余的栅介质12)的顶部上和/或布图的栅导体16的暴露侧壁上形成热氧化层24。例如，图1E示出了所得到的包含热氧化物层24的结构。
用于形成热氧化层24的条件可以根据实际进行的侧壁氧化工艺而变化。一般，在大约600℃-1200℃的温度下进行本发明所采用的侧壁氧化，时间为大约0.1秒至2小时。更优选，在大约800℃-1100℃的温度下进行本发明所采用的侧壁氧化，时间为大约1秒至1小时。注意，本发明也包括使用快速热侧壁氧化工艺或者炉侧壁氧化工艺。
可以在单个目标氧化温度下进行侧壁氧化，或者也可以利用各种斜率和保温时间进行该侧壁氧化，其中用于加热和冷却的变温斜率大约为0.1℃/分钟-1000℃/秒。
尽管采用上述条件，但本发明的侧壁氧化步骤可以在氧化环境中进行。这里使用的术语“氧化环境”表示任何包含氧的气氛，所述气氛包括但不限于：O2、水汽、N2O、NO、氧基团及其混合物。在本发明的某些实施例中，可以用H2稀释氧化环境，使得得到的氧化环境选择性地氧化含Si衬底和含Si栅导体，但不氧化栅导体的金属。当采用选择性的氧化环境时，该选择性的氧化环境一般包括大约0.1％-40％的含氧气氛和大约60％-99.9％的H2。
通过本发明的侧壁氧化步骤形成的热氧化物层的物理厚度可以根据所采用的实际条件而变化。但是，一般热氧化物层24的厚度大约为1-20nm，优选厚度大约为2-10nm。
注意，由于注入离子的存在和由此在栅角引起的毁坏，因此与其中在栅角区不存在注入物的常规工艺相比，显著增强了侧壁氧化的速率。在某些情况下，观察到栅角氧化速率提高了大约50％或者更高。因此，与现有技术的栅角氧化工艺相比，本发明的方法表现出显著的改进。
栅角氧化工艺之后，可以进行本领域技术人员公知的常规CMOS/DRAM加工步骤。例如，可以采用离子注入和活化退火以便在布图的栅导体下面形成扩散区26(即源/漏区)，如图1F所示。
尽管根据本发明的最佳实施例具体示出和描述了本发明，但本领域技术人员应理解，在不离开本发明的精神和范围的情况下，可以对其形式和细节进行前述和其它变化。因此，本发明并不限于所描述和说明的具体形式和细节，而是落在附加的权利要求范围内。

Claims (22)

1.一种用于氧化晶体管栅角的方法，包括步骤：
(a)将离子注入到含Si晶体管的栅角中，其中所述离子选自由非氧化抑制离子、Si离子及其混合物构成的组，和
(b)将包括被注入的晶体管栅角的含Si晶体管暴露于氧化环境。
2.权利要求1的方法，其中所述非氧化抑制离子选自由O、Ge、As、B、P、In、Sb、Ga、F、Cl、He、Ar、Kr、Xe及其混合物构成的组。
3.权利要求1的方法，其中所述含Si晶体管包括含Si衬底、栅介质、栅导体和可选择的介质覆盖层。
4.权利要求3的方法，其中所述含Si衬底包括选自由Si、SiGe、SiGeC、SiC、Si/Si、Si/SiGe和绝缘膜上硅构成的组的含Si半导电材料。
5.权利要求3的方法，其中所述栅介质是氧化物、氮化物、氧氮化物或者其混合物和多层。
6.权利要求3的方法，其中所述栅导体是选自由单质金属、单质金属的硅化物或者氮化物、多晶硅、非晶硅及其组合或者多层构成的组的导电材料。
7.权利要求6的方法，其中所述栅导体是掺杂的多晶硅、Ti阻挡层和钨的多层。
8.权利要求3的方法，其中所述可选择介质覆盖层是氧化物、氮化物、氧氮化物或者其组合和多层。
9.权利要求1的方法，其中利用大约1E13-1E17cm-2的离子剂量进行步骤(a)。
10.权利要求9的方法，其中所述离子剂量大约为1E14-1E16cm-2。
11.权利要求1的方法，其中在大约1eV-1MeV的能量下进行步骤(a)。
12.权利要求11的方法，其中所述能量大约为100eV-100keV。
13.权利要求1的方法，其中利用倾斜注入工艺进行步骤(a)。
14.权利要求1的方法，其中所述含Si晶体管是MOS或者FET晶体管。
15.权利要求1的方法，其中在大约600℃-1200℃的温度下进行步骤(b)，时间大约为0.1秒至大约2小时。
16.权利要求15的方法，其中所述温度为大约800℃至大约1100℃，时间为大约1秒至1小时。
17.权利要求1的方法，其中所述氧化环境包括含氧气氛。
18.权利要求17的方法，其中所述含氧气氛包括O2、水汽、N2O、NO、氧自由基或其混合物。
19.权利要求1的方法，其中用H2稀释所述氧化环境。
20.权利要求19的方法，其中所述稀释的氧化环境包括大约0.1％-40％的含氧气氛和大约60％-99.9％的H2。
21.权利要求1的方法，进一步包括在所述衬底中形成扩散区的步骤。
22.权利要求21的方法，其中通过离子注入和退火形成所述扩散区。
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