CN103633008B - 浅沟槽隔离制造方法 - Google Patents

浅沟槽隔离制造方法 Download PDF

Info

Publication number
CN103633008B
CN103633008B CN201210297229.7A CN201210297229A CN103633008B CN 103633008 B CN103633008 B CN 103633008B CN 201210297229 A CN201210297229 A CN 201210297229A CN 103633008 B CN103633008 B CN 103633008B
Authority
CN
China
Prior art keywords
shallow trench
manufacture method
hard mask
substrate
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210297229.7A
Other languages
English (en)
Other versions
CN103633008A (zh
Inventor
唐兆云
闫江
杨涛
王桂磊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201210297229.7A priority Critical patent/CN103633008B/zh
Publication of CN103633008A publication Critical patent/CN103633008A/zh
Application granted granted Critical
Publication of CN103633008B publication Critical patent/CN103633008B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76227Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H01L21/76235Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

本发明公开了一种浅沟槽隔离制造方法,包括:在衬底中形成浅沟槽;执行离子注入,在浅沟槽底部的衬底中形成掺杂区;执行热氧化,在浅沟槽底部形成垫氧化层;在浅沟槽中填充沉积氧化物,形成具有倒梯形截面的浅沟槽隔离。依照本发明的浅沟槽隔离制造方法,通过在浅沟槽底部注入掺杂离子以加速氧化,使得采用氧化物填充浅沟槽过程中在浅沟槽底部增生了氧化物,最终形成了具有倒梯形截面的浅沟槽隔离,从而提高了器件隔离性能。

Description

浅沟槽隔离制造方法
技术领域
本发明涉及半导体集成电路制造领域,更具体地,涉及一种能改进隔离性能的倒梯形浅沟槽隔离(STI)制造方法。
背景技术
随着集成电路特别是CMOS制造工艺不断发展,以特征尺寸为代表的器件尺寸持续等比例缩减,同时在单个晶片上集成的器件数目由几千增长到数百万乃至上千万。这种高度集成的微细器件之间的良好绝缘隔离成为目前的重大挑战之一。
传统的通过热氧化生成的场区氧化隔离由于“鱼嘴”效应,侵占了有源区面积的同时还难以小型化,因此不适用于当前的小尺寸特别是亚22nm技术节点下的工艺。因此目前业界均采用了浅沟槽隔离(STI)技术在小尺寸、高密度的不同器件之间提供良好绝缘隔离。
传统的STI制造技术往往是先在衬底中刻蚀形成浅沟槽,然后沉积填充例如氧化物的绝缘材料来形成STI。对于小尺寸下具有较大深宽比(AR)的STI而言,如何在填充氧化物过程中避免出现孔洞,成为制约STI隔离效果的重要因素。为了提高填充率,现有的STI剖面形状通常是正梯形,也即STI的上部宽度要大于下部宽度,使得在填充氧化物过程中下部氧化物先于上部氧化物闭合从而防止形成孔洞,由此提高了隔离绝缘效果。
然而,基于器件隔离效果考虑,例如为了抑制衬底泄漏电流、寄生晶体管等等,STI剖面形状最好是采用倒梯形,也即上部宽度小于下部宽度,以便更好地增进器件隔离效果。
发明内容
有鉴于此,本发明的目的在于提供一种创新性的浅沟槽隔离制造方法,以利用现有的兼容工艺技术简单、高效地制造具有倒梯形截面的浅沟槽隔离,从而提高STI的绝缘隔离效果。
实现本发明的上述目的,是通过提供一种浅沟槽隔离制造方法,包括:在衬底中形成浅沟槽;执行离子注入,在浅沟槽底部的衬底中形成掺杂区;执行热氧化,在浅沟槽底部形成垫氧化层;在浅沟槽中填充沉积氧化物,形成具有倒梯形截面的浅沟槽隔离。
其中,形成浅沟槽的步骤进一步包括:在衬底上形成硬掩模层;刻蚀硬掩模层形成硬掩模图形;以硬掩模图形为掩模,刻蚀衬底形成浅沟槽。
其中,硬掩模层包括氧化硅、氮化硅、氮氧化硅及其组合。其中,硬掩模层厚度为10~200nm。
其中,浅沟槽具有正梯形截面,侧壁与水平线之间的交角在75度至88度之间。
其中,注入的离子包括B、P、H、Na、Cl及其组合。
其中,注入的离子为Cl,注入原料为HCl。
其中,注入能量为20KeV至100KeV,注入剂量为1E14至5E15原子/cm2
其中,热氧化工艺的温度为900~1200摄氏度。
其中,垫氧化层上部厚度小于下部厚度。
依照本发明的浅沟槽隔离制造方法,通过在浅沟槽底部注入掺杂离子以加速氧化,使得采用氧化物填充浅沟槽过程中在浅沟槽底部增生了氧化物,最终形成了具有倒梯形截面的浅沟槽隔离,从而提高了器件隔离性能。
附图说明
以下参照附图来详细说明本发明的技术方案,其中:
图1至图5为依照本发明的浅沟槽隔离制造方法各步骤的剖面示意图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果。需要指出的是,类似的附图标记表示类似的结构,本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构和/或制造步骤。这些修饰除非特别说明并非暗示所修饰器件结构和/或制造步骤的空间、次序或层级关系。
参照图1,在衬底1中形成浅沟槽1A。提供衬底1,其可以是体Si、SOI、体Ge、GeOI、SiGe、GeSb,也可以是III-V族或者II-VI族化合物半导体衬底,例如GaAs、GaN、InP、InSb等等。为了与现有的CMOS工艺兼容以应用于大规模数字集成电路制造,衬底1优选地为体Si(诸如单晶硅晶片)。优选地,对衬底1进行低浓度掺杂,形成具有第一导电类型的轻掺杂衬底,例如形成p-硅衬底或者n-硅衬底。在衬底1也即晶片的上表面(第一主表面,与其相对的表面可以是作为下表面的第二主表面)上沉积形成硬掩模层2,例如通过LPCVD、PECVD、HDPCVD、快速热氧化(RTO)等常规沉积方法形成。硬掩模层2可以是单层(例如氧化硅、氮化硅、氮氧化硅的单层),也可以是多层(例如氧化硅、氮化硅、氮氧化硅的组合)。在本发明的一个实施例中,硬掩模层2包括较薄的第一硬掩模层2A以及较厚的第二硬掩模层2B。其中,第一硬掩模层2A通常是氧化硅,厚度例如1~10nm,通常也称作垫氧化层,在刻蚀硬掩模层时用作蚀刻停止层或者衬底保护层。第二硬掩模层2B材质优选地与第一硬掩模层2A不同,例如是氮化硅、氮氧化硅等与氧化硅具有较大刻蚀选择性的材料,其厚度例如是10~200nm。在硬掩模层2A/2B上旋涂光刻胶(未示出)并曝光、显影形成光刻胶图形,以光刻胶图形为掩模例如采用干法刻蚀硬掩模层2A/2B形成具有暴露衬底1的多个开口的硬掩模层图形。其中,硬掩模层图形2A/2B具有一定的保留厚度,例如剩余厚度在10~200nm之间并优选50~100nm之间,以在后续离子注入过程中保护有源区。随后以硬掩模层图形为掩模,刻蚀衬底1,在衬底1中形成多个浅沟槽1A。可以采用等离子体刻蚀、反应离子刻蚀等各向异性的干法刻蚀衬底1,也可以针对例如Si材质的衬底1选用KOH、TMAH等各向异性的湿法刻蚀方法。由于刻蚀工艺限制使得难以形成完全陡直的侧壁,形成的浅沟槽1A通常具有正梯形截面,也即浅沟槽1A上部宽度要大于下部宽度。具体地,浅沟槽1A侧壁与(顶部和/或底部)水平线之间的夹角为锐角,例如在75~88度之间。此时形成的正梯形截面不利于提高器件的隔离绝缘性能,因此需要采用本发明以下工序来改进。
参照图2以及图3,对浅沟槽1A执行离子注入,在浅沟槽1A底部的衬底1中形成掺杂区1B。注入离子选用能增加后续氧化速率的杂质,例如B、P、H、Na、Cl等等及其组合,相应的离子注入原料例如是BH3、PH3、H2O、NaO、Cl2、HCl等等及其组合。优选地,注入离子是Cl,其可以钝化例如Na离子的可动离子、增加氧化层下面硅中少数载流子的寿命、减少氧化硅中的缺陷以提高氧化层抗击穿能力、降低界面态密度和表面固定电荷密度、减少氧化层下硅中由于氧化导致的堆积层错等等。更优选地,采用HCl作为注入原料,避免Cl2对于管道的腐蚀的同时还能够利用分解产生的H在后续氧化过程中生成H2O以进一步加速热氧化。依照注入离子种类、注入深度需要合理选择注入工艺参数,注入离子的能量例如是20KeV至100KeV,注入剂量例如是1E14至5E15原子/cm2。参照图3所示,注入的离子在浅沟槽1A底部的衬底1中形成了掺杂区1B。
参照图4,执行热氧化,在浅沟槽1A底部的衬底1中形成垫氧化层3。热氧化工艺的温度例如为900~1200摄氏度,优选地为1100~1150摄氏度。可以采用干氧氧化、水汽氧化、湿氧氧化等工艺。可选的原料气包括O2、H2O、O2和H2等等。在热氧化过程中,氧化物生长厚度与时间的关系如以下数学式(1)所示:
其中A、B均为速率常数,τ为时间常数,x0为厚度,t为氧化时间。当氧化时间很长时,厚度与时间关系可以简化成x0 2=Bt,也称抛物型规律,生长速率主要由氧化剂在氧化硅中扩散快慢所控制。当氧化时间很短时,厚度与时间关系可以简化成x0=(t+τ)B/A,也称线性规律,生长速率主要由表面化学反应速率决定。在图2、3所示的步骤中离子注入形成的掺杂区1B中的杂质,能够增大热氧化时上述常数B/A和/或B,因此能够增快热氧化反应速度,使得浅沟槽1A底部衬底1(掺杂区1B附近)热氧化速率大于其上部速率,从而在前沟槽1A底部形成了垫氧化层3,其中垫氧化层3上部厚度要小于下部厚度。具体地,对于上述优选地采用Cl掺杂而言,由于Si-O键能4.25eV小于Si-Cl键能0.5eV,因此Cl会先于Si反应形成SiCl化合物,随后再氧化反应生成氧化硅,从而Cl起到催化作用。此外,采用Cl还具有上述的其他优点。
参照图5,之后可以在浅沟槽1A中采用现有工艺填充沉积氧化物4,从而形成浅沟槽隔离(STI)3/4。由于上述垫氧化层3的存在,使得STI上部宽度小于下部宽度,形成了倒梯形剖面,提高了器件隔离性能。
此后,可以继续后续工艺,例如刻蚀去除硬掩模层,平坦化STI,在STI包围的有源区中制造MOSFET等器件。
依照本发明的浅沟槽隔离制造方法,通过在浅沟槽底部注入掺杂离子以加速氧化,使得采用氧化物填充浅沟槽过程中在浅沟槽底部增生了氧化物,最终形成了具有倒梯形截面的浅沟槽隔离,从而提高了器件隔离性能。
尽管已参照一个或多个示例性实施例说明本发明,本领域技术人员可以知晓无需脱离本发明范围而对形成器件结构的方法做出各种合适的改变和等价方式。此外,由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此,本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例,而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (10)

1.一种浅沟槽隔离制造方法,包括:
在衬底中形成上部宽度大于下部宽度的浅沟槽;
执行离子注入,在浅沟槽底部的衬底中形成掺杂区,注入离子选用能增加后续氧化速率的杂质;
执行热氧化,掺杂区附近的浅沟槽底部衬底热氧化速率大于上部速率,从而在浅沟槽底部形成垫氧化层;
在浅沟槽中填充沉积氧化物,形成上部宽度小于下部宽度的浅沟槽隔离。
2.如权利要求1的制造方法,其中,形成浅沟槽的步骤进一步包括:
在衬底上形成硬掩模层;
刻蚀硬掩模层形成硬掩模图形;
以硬掩模图形为掩模,刻蚀衬底形成浅沟槽。
3.如权利要求2的制造方法,其中,硬掩模层包括氧化硅、氮化硅、氮氧化硅及其组合。
4.如权利要求2的制造方法,其中,硬掩模层厚度为10~200nm。
5.如权利要求1的制造方法,其中,浅沟槽的侧壁与水平线之间的交角在75度至88度之间。
6.如权利要求1的制造方法,其中,注入的离子包括B、P、H、Na、Cl及其组合。
7.如权利要求6的制造方法,其中,注入的离子为Cl,注入原料为HCl。
8.如权利要求1的制造方法,其中,注入能量为20KeV至100KeV,注入剂量为1E14至5E15原子/cm2
9.如权利要求1的制造方法,其中,热氧化工艺的温度为900~1200摄氏度。
10.如权利要求1的制造方法,其中,垫氧化层上部厚度小于下部厚度。
CN201210297229.7A 2012-08-20 2012-08-20 浅沟槽隔离制造方法 Active CN103633008B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210297229.7A CN103633008B (zh) 2012-08-20 2012-08-20 浅沟槽隔离制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210297229.7A CN103633008B (zh) 2012-08-20 2012-08-20 浅沟槽隔离制造方法

Publications (2)

Publication Number Publication Date
CN103633008A CN103633008A (zh) 2014-03-12
CN103633008B true CN103633008B (zh) 2018-03-30

Family

ID=50213893

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210297229.7A Active CN103633008B (zh) 2012-08-20 2012-08-20 浅沟槽隔离制造方法

Country Status (1)

Country Link
CN (1) CN103633008B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110957213B (zh) * 2018-09-27 2024-03-26 瓦里安半导体设备公司 形成半导体装置的方法
CN113539939A (zh) * 2021-09-16 2021-10-22 晶芯成(北京)科技有限公司 浅沟槽隔离结构及其形成方法、cmos图像传感器
CN114050107B (zh) * 2022-01-12 2022-04-12 广州粤芯半导体技术有限公司 氮化硅蚀刻方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5729043A (en) * 1995-06-01 1998-03-17 International Business Machines Corporation Shallow trench isolation with self aligned PSG layer
CN1529906A (zh) * 2001-04-27 2004-09-15 �Ҵ���˾ Mos晶体管栅角的增强氧化方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9410874D0 (en) * 1994-05-31 1994-07-20 Inmos Ltd Semiconductor device incorporating an isolating trench and manufacture thereof
US5393693A (en) * 1994-06-06 1995-02-28 United Microelectronics Corporation "Bird-beak-less" field isolation method
CN1112727C (zh) * 1997-02-18 2003-06-25 株式会社日立制作所 半导体器件及其制造工艺
US6238998B1 (en) * 1998-11-20 2001-05-29 International Business Machines Corporation Shallow trench isolation on a silicon substrate using nitrogen implant into the side wall
DE10131704A1 (de) * 2001-06-29 2003-01-16 Atmel Germany Gmbh Verfahren zur Dotierung eines Halbleiterkörpers
KR100688750B1 (ko) * 2005-08-18 2007-03-02 동부일렉트로닉스 주식회사 섀로우 트렌치 아이솔레이션의 제조방법
KR20090008004A (ko) * 2007-07-16 2009-01-21 삼성전자주식회사 Sti 구조를 가지는 반도체 소자 및 그 제조 방법
CN101431043A (zh) * 2007-11-09 2009-05-13 上海华虹Nec电子有限公司 局部硅氧化隔离结构的制备方法
CN101866849B (zh) * 2009-04-16 2012-06-27 上海华虹Nec电子有限公司 在沟槽底部制备氧化膜的方法
US20110084355A1 (en) * 2009-10-09 2011-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation Structure For Semiconductor Device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5729043A (en) * 1995-06-01 1998-03-17 International Business Machines Corporation Shallow trench isolation with self aligned PSG layer
CN1529906A (zh) * 2001-04-27 2004-09-15 �Ҵ���˾ Mos晶体管栅角的增强氧化方法

Also Published As

Publication number Publication date
CN103633008A (zh) 2014-03-12

Similar Documents

Publication Publication Date Title
US9209243B2 (en) Method of forming a shallow trench isolation structure
US9548356B2 (en) Shallow trench isolation structures
JP5287621B2 (ja) 半導体装置
US20070128776A1 (en) Isolated fully depleted silicon-on-insulator regions by selective etch
JP2007299951A (ja) 半導体装置およびその製造方法
US20130334650A1 (en) Semiconductor structure and process thereof
TW200529317A (en) Semiconductor device with trench isolation structure and method for fabricating the same
CN103633008B (zh) 浅沟槽隔离制造方法
CN103871887B (zh) Pmos晶体管、nmos晶体管及其各自的制作方法
US20090152670A1 (en) Semiconductor device and method of fabricating the same
CN106816414B (zh) 鳍式场效应晶体管的形成方法
KR101183271B1 (ko) 얕은 트렌치 분리 공정 및 구조
CN103367226B (zh) 半导体器件制造方法
US8642419B2 (en) Methods of forming isolation structures for semiconductor devices
CN102543823B (zh) 一种浅沟槽隔离制作方法
CN103681457B (zh) 浅沟槽隔离结构的形成方法
CN104217956B (zh) Pmos晶体管及其制作方法
US8669616B2 (en) Method for forming N-shaped bottom stress liner
CN101937848B (zh) Mos晶体管及其制作方法
JP2003332413A (ja) 半導体素子分離層および絶縁ゲートトランジスタの形成方法
CN112349586A (zh) 半导体结构的形成方法
CN102157549B (zh) Pn结及其制造方法
CN102543824A (zh) 一种浅沟槽隔离制作方法
KR20060011390A (ko) 반도체 소자의 제조 방법
CN107785271A (zh) 半导体器件的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant