KR20050009753A - 직렬 연결된 메모리 셀을 갖는 강유전체 메모리 - Google Patents

직렬 연결된 메모리 셀을 갖는 강유전체 메모리 Download PDF

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KR20050009753A KR10-2004-7020559A KR20047020559A KR20050009753A KR 20050009753 A KR20050009753 A KR 20050009753A KR 20047020559 A KR20047020559 A KR 20047020559A KR 20050009753 A KR20050009753 A KR 20050009753A
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Abstract

메모리 셀이 체인 아키텍처로 구성된 개선된 메모리 IC가 개시된다. 메모리 셀에서, 셀 트랜지스터의 제1확산 영역은 제1캐패시터 전극에 결합되는 한편, 제2확산 영역은 제2캐패시터 전극에 결합된다. 이는 플레이트 라인 펄스에 의해 체인의 임의의 캐패시터에 걸쳐 인가된 전기장이 동일한 방향으로 있음을 보장한다. 이는 인접한 메모리 셀들에 대한 이력 곡선의 비대칭성을 감소시키거나 회피시키며, 따라서 감지 윈도우가 개선된다.

Description

직렬 연결된 메모리 셀을 갖는 강유전체 메모리{FERROELECTRIC MEMORY WITH SERIES CONNECTED MEMORY CELLS}
리드 지르코네이트 티타네이트(lead zirconate titanate; PZT)와 같은 강유전체 금속 산화 세라믹 물질들은 강유전체 반도체 메모리 디바이스에서의 사용을 위해 연구되어 왔다. 또한, 여타의 강유전체 물질, 예를 들어 스트론튬 비스무스 탄탈레이트(strontium bismuth tantalate; SBT)가 사용될 수도 있다. 도 1은 트랜지스터(130) 및 강유전체 캐패시터(140)를 갖는 종래의 강유전체 메모리 셀(105)을 도시한다. 하나의 캐패시터 전극(142)은 플레이트라인(170)에 결합(couple)되고, 또 다른 캐패시터 전극(141)은 트랜지스터 게이트에 결합된 워드라인(150)의 (활성 또는 비활성) 상태에 따라 비트라인(160)으로부터 캐패시터를 선택적으로 결합 또는 해제(decouple)하는 트랜지스터(130)에 결합된다.
강유전체 메모리는 잔류 분극(remanent polarization)으로서 캐패시터내에 정보를 저장한다. 메모리 셀에 저장된 로직 값은 강유전체 캐패시터의 분극에 따라 달라진다. 캐패시터의 분극을 바꾸기 위해서는, 스위칭 전압(보자력 전압(coercivevoltage))보다 큰 전압이 그 전극들에 걸쳐 인가될 필요가 있다. 강유전체 캐패시터의 장점은, 전력이 제거된 후에도 그 분극 상태를 유지하여 비-휘발성 메모리 셀을 생성한다는 것이다.
도 2는 체인(202)으로 구성된 복수의 강유전체 메모리 셀들을 도시한다. 이러한 메모리 아키텍처는, 예를 들어 Takashima 외의 Symposium on VLSI Circuits(1997)에 개시되어 있으며, 본 명세서에서 인용참조된다. 각각 트랜지스터(230)가 캐패시터(240)에 병렬로 결합된 체인의 메모리 셀(205)들은 직렬로 결합된다. 예를 들어, 셀 트랜지스터의 게이트(233)는 워드라인으로서 역할하거나 또는 워드라인에 결합된 게이트 컨덕터이다. 체인의 일 단부(208)는 비트라인에 결합되는 한편, 다른 단부(209)는 플레이트라인에 결합된다. 복수의 체인들이 워드라인들에 의해 상호연결(interconnect)되어, 메모리 블록 또는 어레이를 형성한다.
도 3은 종래의 메모리 체인(302)의 단면도를 도시한다. 도시된 바와 같이, 메모리 셀(305)의 트랜지스터(330)는 기판(310)상에 형성된다. 인접한 셀 트랜지스터들은 공통 확산 영역(common diffusion region)을 공유한다. 메모리 체인의 캐패시터(340)는 쌍으로 그룹화(group)된다. 저부 전극(bottom electrode; 341)은 인접한 캐패시터들에 대한 공통 전극으로서 역할한다. 캐패시터 쌍으로부터의 캐패시터의 최상부 전극(342)은 인접한 쌍의 캐패시터의 상부 전극에 결합되고, 따라서 데이지 체인(daisy chain)을 형성한다. 최상부 캐패시터 전극들은 활성 영역 최상부 전극(active area top electrode) 플러그(386)들을 통해 셀 트랜지스터들에 결합된다.
대기 중이거나, 또는 메모리 체인이 메모리 어세스를 위해 선택되지 않은 경우, 체인의 워드라인들은 체인의 셀 트랜지스터들이 도전성(conductive)이 되도록 활성이다. 트랜지스터들이 도전성이 되는 경우, 체인의 캐패시터들은 단락된다. 체인의 일 메모리 셀로부터 정보를 검색(retrieve) 또는 판독하기 위해서, 플레이트라인에는 펄스(예를 들어, 2.5V)가 제공된다. 메모리 어세스의 원 어드레스(raw address)에 대응하는 워드라인은 비활성이며, 선택된 셀의 트랜지스터가 비도전성이 되게 한다. 그 결과로, 상기 펄스는 선택된 셀의 캐패시터에 걸쳐 전기장을 생성한다.
인접한 셀 트랜지스터들간의 상이한 영역들의 공유 및 인접한 셀 캐패시터들의 최상부 및 저부 전극의 공유로 인해, 전기장은 인접한 셀들에 대해 상이한 방향들로 생성될 것이다. 나타낸 바와 같이, 짝수 어드레스 메모리 셀(even addressed memory cell)이 제1방향으로 인가된 전기장을 가지게 되는 한편, 홀수 어드레스 메모리 셀(odd addressed memory cell)은 제2방향 또는 반대 방향으로 전기장을 가진다. 홀수 및 짝수 어드레스들에 대한 캐패시터들을 가로지르는(across) 교번 외부 전기장 방향(alternating external electric field direction)은 홀수 및 짝수 어드레스들에 대한 비대칭적인 형상의 이력 곡선(hysteresis curve)을 유도한다. 그 결과로, 홀수 및 짝수 어드레스 로케이션들에 대한 판독 신호는 상이하게 된다. 도 4에 도시된 바와 같이, 이는 판독 신호의 분포를 퍼지게 하여(broadening), 감지 윈도우(sensing window)를 감소시키므로 바람직하지 않다.
상술된 서술내용으로부터, 홀수 및 짝수 어드레스 로케이션에 대한 비대칭적인 이력 곡선을 회피하는 개선된 체인 아키텍처를 제공하는 것이 바람직하다.
본 발명은 메모리 집적 회로에 관한 것이다. 보다 상세하게는, 본 발명은 메모리 IC, 예를 들어 직렬 아키텍처를 갖는 강유전체 메모리 IC에 관한 것이다.
도 1은 종래의 강유전 메모리 셀을 도시하는 도면;
도 2는 종래의 메모리 체인을 도시하는 도면;
도 3은 종래의 메모리 체인의 단면도를 도시하는 도면;
도 4는 종래의 체인 메모리 아키텍처의 판독 신호 분포를 도시하는 도면;
도 5는 홀수 및 짝수 어드레스 로케이션에 대한 이력 곡선의 비대칭성을 감소시키는 본 발명의 일 실시예를 도시하는 도면;
도 6은 본 발명의 일 실시예에 따른 메모리 체인의 단면도를 도시하는 도면; 및
도 7 내지 도 10은 본 발명의 일 실시예에 따른 메모리 체인을 형성하는 공정을 도시한다.
본 발명은 IC에 관한 것이다. 메모리 셀은 x개의 메모리 셀을 갖는 체인 메모리로 배열된다. 메모리는 제1 및 제2확산 영역을 갖는 트랜지스터, 및 제1전극과 제2전극 사이의 유전층을 갖는 캐패시터를 포함하여 이루어진다. 전극들 중 하나는 저부 전극이고 다른 하나는 최상부 전극이다. 제1전극은 제1확산 영역에 결합되고 제2전극은 제2확산 영역에 결합된다.
일 실시예에서, 메모리 셀들은 강유전 캐패시터들 각각이 제1전극과 제2전극 사이의 강유전층을 포함하여 이루어지는 강유전 메모리 셀들이다. 셀 트랜지스터들은, 예를 들어 n-FET이다.
일 실시예에서, 메모리 셀들은 체인의 kth메모리 셀의 제2전극이 체인의 kth+1 메모리 셀에 결합됨으로써 상호연결된다. 이러한 방식으로 체인의 메모리 셀들을 상호연결함으로써, 플레이트라인 펄스에 의해 체인의 임의의 캐패시터에 걸쳐 인가된 전기장은 동일한 방향으로 있다. 그 결과로, 체인의 메모리 셀들은 보다 대칭적인 이력 곡선을 생성하며, 따라서 감지 윈도우가 개선된다.
도 5는 본 발명의 일 실시예에 따른 메모리 체인(502)의 단면도를 도시한다. 도시된 바와 같이, 상기 체인은 복수의 메모리 셀(5051내지 505x)을 포함하여 이루어지며, 그 각각은 트랜지스터(530) 및 캐패시터(540)를 가진다. 일 실시예에서, 상기 체인은 8개의 메모리 셀(예를 들어, x=8)을 포함하여 이루어진다. 또한, 이와 다른 수의 메모리 셀을 갖는 메모리 체인을 제공하는 것도 유용하다. 바람직하게는, 체인내의 메모리 셀들의 수는 2y이며, 여기서 y는 1이상의 정수(예를 들어, x = 2y)이다. 트랜지스터는 제1 및 제2확산 영역(531, 532)을 포함하여 이루어지고, 캐패시터는 제1 및 제2플레이트(541, 542)를 포함하여 이루어진다. 제1플레이트는, 예를 들어 저부 전극이고, 제2플레이트는 최상부 전극이다. 트랜지스터는, 예를 들어 n-FET이다. 또한, p-FET 또는 n-FET과 p-FET의 조합과 같이, 이와 다른 종류의트랜지스터가 사용될 수 있다. 제1트랜지스터 확산 영역은 제1캐패시터 플레이트에 결합되는 한편, 제2트랜지스터 확산 영역은 제2캐패시터 플레이트에 결합된다.
메모리 셀들은 직렬로 결합되어 체인을 형성한다. 본 발명의 일 실시예에 따르면, 각각의 셀 트랜지스터의 동일한 측면(예를 들어, 제1확산 영역(531) 또는 제2확산 영역(532))은 동일한 종류의 캐패시터 전극(제1전극(541) 또는 제2전극(542))에 결합된다. 예를 들어, 각각의 셀 트랜지스터의 소스(예를 들어, 제1확산 영역(531))는 저부 캐패시터 전극(BE)에 결합되고, 각각의 셀 트랜지스터의 드레인(예를 들어, 제2확산 영역(532))은 최상부 캐패시터 전극(TE)에 결합된다. 대안적으로, 각각의 셀 트랜지스터의 소스는 최상부 캐패시터 전극에 결합되는 한편, 드레인은 저부 캐패시터 전극에 결합된다.
하나의 셀을 또 다른 것에 상호연결시키기 위해서, 하나의 셀의 일 형태의 캐패시터 전극은 인접한 셀의 또 다른 형태의 전극에 결합된다. 예를 들어, 각각의 셀에서, BE가 제1확산 영역에 결합되고 TE가 제2확산 영역에 결합되는 경우, 체인의 제1셀(5051)내의 캐패시터의 최상부 전극은 제2셀(5052)의 캐패시터의 BE에 결합된다. 대안적으로, 제1캐패시터 전극은 최상부 전극이고, 제2캐패시터는 저부 전극이다.
셀 트랜지스터들의 게이트(544)들은 워드라인들로 역할하거나 또는 워드라인들에 결합된 게이트 컨덕터일 수 있다. 체인의 제1단부(508)는 비트라인(560)에 결합된다. 일 실시예에서, 선택 트랜지스터(504)는 체인의 제1단부와 비트라인(560)사이에 결합된다. 선택 트랜지스터는 블록 선택 신호(block select signal)에 의해 제어되어, 비트라인으로부터 체인을 선택적으로 결합시키거나 해제(decouple)한다. 체인의 제2단부(509)는 플레이트라인(570)에 결합된다. 메모리 셀들의 짝수 번호를 갖는 체인들의 경우, 셀 트랜지스터들의 제1확산 영역은 체인의 어떤 단부인지에 따라, 체인의 단부에서 비트라인 또는 플레이트라인 중 어느 하나에 결합된다. 복수의 체인들은 워드라인들에 의해 상호연결되어 메모리 블록 또는 어레이를 형성한다.
본 발명에 따라 메모리 셀들을 직렬로 결합시킴으로써, 판독 작업 시 어드레스 로케이션과 관계 없이, 체인의 임의의 캐패시터에 걸쳐 인가된 전기장은 동일한 방향으로 있다. 그 결과로, 체인의 메모리 셀들의 이력 루프(hysteresis loop)는 실질적으로 대칭이다. 이는 홀수 및 짝수 어드레스 로케이션에 대한 판독 신호의 상이성을 감소시키거나 회피하며, 따라서 판독 신호 마진(read signal margin)을 증가시킨다.
도 6은 본 발명의 일 실시예에 따른 메모리 체인(602)의 단면도를 도시한다. 메모리 체인은 기판(610)상에 형성된 복수의 메모리 셀(6051내지 605x)을 포함하여 이루어진다. 예시적으로, 상기 체인은 4개의 메모리 셀(예를 들어, x=4)을 포함하여 이루어진다. 메모리 셀들 각각은 셀 트랜지스터(630) 및 캐패시터(640)를 포함하여 이루어진다. 일 실시예에서, 메모리의 트랜지스터들은 n-FET이다. 각각의 셀 트랜지스터는 제1 및 제2확산 영역(631, 632)을 포함한다. 일 실시예에서, 인접한트랜지스터들은 공통 확산 영역(632/631)을 공유한다. 인접한 트랜지스터들간의 확산 영역들의 공유는 셀 크기를 감소시킬 수 있어 유익하다. 체인의 제1단부에는 제1확산 영역이 비트라인에 결합된 선택 트랜지스터(604)가 있다. 다른 확산 영역은 제1셀 트랜지스터와 공통 확산 영역이다. 플레이트라인은 체인의 제2단부(609)에 결합된다.
일 실시예에서, 메모리 셀의 캐패시터는 강유전 캐패시터이다. 강유전 캐패시터는 제1전극(641)과 제2전극(642) 사이에 강유전층(643)을 포함한다. 귀금속과 같은 도전성 물질은 전극을 형성하는데 사용될 수 있다. 또한, SRO 또는 Iro와 같이 다른 종류의 도전성 물질도 유용하다. 제1 및 제2전극이 동일한 종류의 물질로 형성될 필요는 없다. 일 실시예에서, 강유전 물질은 PZT를 포함하여 이루어진다. SBT, 또는 이와 다른 종류의 강유전 물질도 사용될 수 있다. 도시된 바와 같이, 제1전극은 저부 전극이고 제2전극은 최상부 전극이다. 저부 및 최상부 전극은 각각 셀 트랜지스터의 제1 및 제2확산 영역으로 결합되어, 메모리 셀의 트랜지스터 및 캐패시터간의 병렬 결합(parallel coupling)을 형성한다. 인캡슐레이션 층(encapsulation layer)은 수소와 같은 오염물에 대해 배리어로서 역할하도록 캐패시터들을 덮을(cover) 수 있다. 인캡슐레이션 층은, 예를 들어 알루미나로 형성될 수 있다. 또한, 이와 다른 종류의 인캡슐레이션 층이 사용될 수 있다.
일 실시예에서, 메모리 셀의 최상부 캐패시터 전극은 인접한 메모리 셀로부터 저부 캐패시터 전극에 결합된다. 예시적으로, 메모리 셀(605k)의 최상부 캐패시터 전극은 메모리 셀(605k+1)의 저부 캐패시터 전극에 결합되며, 여기서 k는 1 내지 x-1이다. 체인의 마지막 메모리 셀(605x)의 경우, 최상부 전극은 제2트랜지스터 확산 영역에만 결합된다.
저부 전극은 저부 캐패시터 플러그(688)를 통해 셀 트랜지스터의 제1확산 영역 또는 인접한 트랜지스터들의 공통 확산 영역에 결합된다. 저부 캐패시터 플러그는, 예를 들어 텅스텐(W)과 같은 도전성 물질을 포함하여 이루어진다. 또한, 예를 들어 폴리실리콘 또는 알루미늄을 포함하는 이와 다른 종류의 도전성 물질도 유용하다. 산소의 확산을 억제하기 위해 이리듐과 같은 배리어 층이 제공되어, 플러그의 산화를 감소시키거나 방지할 수 있다. 또한, 배리어와 플러그 사이에 접착 층(adhesion layer; 미도시됨)이 제공되어, 배리와 인터레벨 유전(interlevel dielectric; ILD) 층 사이의 접착을 촉진시킬 수도 있다.
저부 전극은 캐패시터의 상부(예를 들어, 강유전 및 최상부 전극 층) 너머로(beyond) 연장되어, 인접한 캐패시터의 최상부 전극에 결합시키기 위한 접촉 면적(contact area)을 제공한다. 예시적으로, 저부 전극은 플러그로부터 적어도 일 측면을 연장시켜, 캐패시터의 상부가 플러그로부터 오프셋(offset)되도록 한다. 캐패시터는, 예를 들어 셀 트랜지스터의 게이트 위에 형성된다. 대안적으로, 캐패시터의 상부는 플러그 위에 형성되는 한편, 인접한 캐패시터의 상부 전극에 대한 접촉 면적은 플러그로부터 오프셋된다. 또한, 인접한 캐패시터의 최상부 전극에 접촉 면적을 제공하는 여타의 레이아웃도 유용하다.
일 실시예에서, 캐패시터의 최상부 전극은 최상부 캐패시터 플러그(648), 저부 캐패시터 플러그(689)의 상부, 및 도전 라인(662)을 통해 인접한 메모리 셀의 저부 캐패시터 전극에 결합된다. 또한, 인접한 캐패시터의 저부 전극에 캐패시터의 최상부 전극을 결합시키는 대안적인 기술도 유용하다. 이러한 기술은, 예를 들어, 스트랩 기술(strap technique), 및 콘택과 라인에 대한 단일 금속 층을 포함한다.
판독 시, 펄스가 플레이트라인을 통해 체인에 인가되어, 선택된 메모리 셀의 캐패시터를 걸쳐 전기장을 생성한다. 화살표로 표시된 바와 같이, 전기장은 어드레스 로케이션에 관계 없이 최상부 캐패시터 플레이트를 향해 저부 캐패시터 플레이트의 방향으로 인가된다. 대안적으로, 전기장은 반대 방향으로 제1트랜지스터 확산 영역이 최상부 캐패시터 전극에 결합되고 제2트랜지스터 확산 영역이 저부 캐패시터 전극에 결합됨으로써 선택된 셀의 캐패시터에 인가될 수 있다. 또한, 이는 메모리 셀(k)의 저부 캐패시터 전극이 메모리 셀(k+1)의 최상부 캐패시터 전극에 결합되었다는 것을 의미한다.
도 7 내지 도 10은 본 발명의 일 실시예에 따른 메모리 체인을 형성하는 공정을 도시한다. 도 7을 참조하면, 반도체 기판(610)이 제공된다. 기판에는 메모리 체인의 셀 트랜지스터가 마련된다. 또한, IC의 다른 구성요소들(미도시됨)이 기판상에 마련될 수도 있다. 일 실시예에서, 셀 트랜지스터들은 인접한 셀 트랜지스터들과 공통 확산 영역을 공유한다. 예를 들어, 셀 트랜지스터는 n-FET이다. 또한, 선택 트랜지스터(미도시됨)는 기판상에 제공될 수 있다. 선택 트랜지스터는 제1셀 트랜지스터와 공통 확산 영역을 공유한다.
기판 위에는 ILD층(721)이 제공된다. ILD는 예를 들어, 실리콘 산화물을 포함하여 이루어진다. 또한, 실리콘 질화물, 도핑된 또는 도핑되지 않는 실리케이트 글래스(silicate glass), 또는 스핀-온-글래스(spin-on glass)와 같이, 다른 종류의 유전 물질도 유용하다. ILD를 형성하기 위해서, 화학 기상 증착(CVD)과 같은 다양한 기술들이 사용될 수 있다.
ILD 층내에 하부 캐패시터 전극 플러그(688)들이 형성된다. 하부 캐패시터 전극 플러그들은 셀 트랜지스터들의 각자의 확산 영역들에 결합된다. 상기 플러그들은, 예를 들어 폴리-Si와 같은 도전성 물질을 포함하여 이루어진다. 또한, 텅스텐(W)과 같이, 다른 종류의 도전 물질도 사용될 수 있다.
플러그는 종래의 기술을 이용하여 형성된다. 예를 들어, 플러그들이 형성되는 비아(via)들에 대응하는 개구부들을 형성하기 위해 레지스트층이 ILD층상에 증착되고 패터닝된다. 그 후, 반응성 이온 에칭(RIE)과 같은 비등방성 에칭이 수행된다. RIE는 레지스트 마스크에 의해 노출된 ILD 층의 일부분들을 제거하여 비아들을 생성한다. 그 후, 도전 물질이 기판상에 증착되고 비아들을 채운다. 그 후, ILD 위의 잉여(excess) 도전 물질은, 예를 들어 화학적 기계적 폴리싱(CMP)에 의해 제거된다. CMP는 플러그와 ILD 사이에 평탄한 표면을 생성한다.
기판상에 라이너층(liner layer)이 증착되어, 비아들을 채우기에 앞서 비아 벽들을 라이닝(lining)시킬 수 있다. 상기 라이너층은 충전 공정(filling process)을 용이하게 하는 역할을 한다. 또한, 배리어도 비아 벽들을 라이닝하도록 제공될 수 있다. 배리어 층은 산소 및/또는 수소의 확산을 억제하여, 플러그 산화를 방지한다. Ti 및 TiN과 같은 다양한 물질들이 라이너 및 배리어 층으로서 역할하는데 사용될 수 있다. 라이너 및/또는 배리어 층들이 도전성 또는 비도전성이냐에 따라, 확산 영역을 노출시키도록 비아의 저부가 제거될 수 있다.
플러그가 형성된 후에는, 종래의 기술에 의해 도전 층(747)이 ILD 층상에 증착된다. 도전 층은 저부 캐패시터 전극으로서 역할한다. 도전 층은, 예를 들어 플래티늄과 같은 귀금속을 포함하여 이루어진다. 또한, 이와 다른 종류의 도전 물질도 유용하다.
일 실시예에서, 도전 층을 증착하기에 앞서 배리어 층이 형성된다. 배리어 층은 예를 들어 이리듐을 포함하여 이루어진다. 또한, IrO와 같이 산소 확산을 억제할 수 있는 여타의 물질들도 사용될 수 있다. 배리어 층과 ILD 사이의 접착을 촉진시키기 위해, 배리어 층 밑에 접착 층이 제공될 수 있다. 일 실시예에서, 접착층은 Ti를 포함하여 이루어진다. 또한, 이와 다른 종류의 접착 촉진 물질이 사용되어 접착 층으로서 역할할 수 있다. 배리어 및 접착 층을 형성하기 위해 다양한 기술, 예를 들어 스퍼터링이 사용될 수 있다.
플러그가 폴리-Si를 포함하여 이루어지는 어플리케이션에서는, 캐패시터 층들에 앞서 ILD 위에 금속 실리사이드 층이 형성된다. 금속 실리사이드는, 예를 들어 티타늄 또는 코발트를 포함하여 이루어진다. 또한, 여타의 금속 실리사이드도 유용하다. 금속 실리사이드는, 예를 들어 종래의 기술에 의해 형성된다.
도 8을 참조하면, 도전 층이 패터닝되어, 저부 캐패시터 전극(641)을 형성한다. 상기 도전 층을 패터닝하기 위해, 종래의 마스크 및 에칭 기술이 사용될 수 있다. 저부 캐패시터 전극들은 각자의 저부 캐패시터 전극 플러그들에 결합된다. 일 실시예에서, 저부 캐패시터 전극들은 플러그들로부터 일 측면상으로 그리고 셀 트랜지스터들의 게이트들 위로 연장된다. 또한, 이와 다른 레이아웃도 유용하다. 캐패시터의 상부의 다양한 층들이 기판 위에 증착되어, ILD 및 저부 캐패시터 전극들을 덮는다. 일 실시예에서, 다양한 층들은 강유전 및 최상부 전극 층을 형성한다. 강유전 층은, 예를 들어 PZT를 포함하여 이루어지는 한편, 최상부 전극 층은 플래티늄과 같은 귀금속을 포함하여 이루어진다. 또한, 이와 다른 종류의 강유전 및 최상부 전극 층이 사용될 수 있다. 이들 층은 캐패시터(640)들의 상부를 형성하도록 패터닝된다. 마스킹 및 에칭과 같이, 다양한 종래 기술들이 사용되어, 상이한 층들을 패터닝할 수 있다.
기판 위에는 유전 층(823)이 증착되어 캐패시터들을 덮는다. 다양한 종류의 유전 물질이 사용될 수 있다. 일 실시예에서는, 유전 층을 증착하기에 앞서 인캡슐레이션 층이 캐패시터 위에 형성된다. 알루미나와 같은 물질 또는 수소의 확산을 억제할 수 있는 이와 다른 종류의 물질도 사용될 수 있다.
도 9를 참조하면, 저부 및 최상부 전극에 접촉하는 플러그(689, 674)들이 유전 층내에 각각 형성된다. 일 실시예에서, 상기 플러그들은 텅스텐을 포함하여 이루어진다. 또한, 알루미늄과 같이 이와 다른 종류의 도전 물질이 사용될 수 있다. 플러그들은 종래 기술에 의해 형성된다. 이러한 기술은, 예를 들어 유전 층내에 비아들을 형성하고 도전 물질로 비아들을 채우는 것을 포함한다. 잉여 도전 물질은, CMP와 같은 폴리싱에 의해 제거된다.
도 10에 도시된 바와 같이, 플러그(689, 674)들이 형성된 후에는, 도전 층이 유전 층(823) 위에 증착된다. 일 실시예에서, 도전 층은 알루미늄을 포함하여 이루어진다. Cu와 같이 이와 다른 종류의 도전 물질도 유용하다. 그 후, 도전 물질은 도전체(962)들을 형성하도록 패터닝되며, 그 각각은 인접한 캐패시터의 저부 전극에 하나의 캐패시터의 최상부 전극을 결합시킨다. 대안적인 실시예에서, 도전체들은 다마신 기술에 의해 형성된다. 이러한 기술은, 예를 들어, 유전 층(823) 위에 유전 층을 증착하고, 그 안에 트렌치를 형성하며, 상기 트렌치를 도전 물질로 채우고, 및 유전 층의 표면으로부터 잉여 도전 물질을 CMP에 의해 제거하는 것을 포함한다. 또한, 듀얼 다마신 기술을 이용하여 비아들 및 도전체들을 형성하는 것도 유용하다.
본 발명은 다양한 실시예들을 참조하여 특정적으로 도시되고 서술되었지만, 당업자라면 본 발명의 기술적 사상 및 정신을 벗어나지 않고 변형 및 수정이 행해질 수 있음을 이해할 수 있을 것이다. 그러므로, 본 발명의 범위는 상기의 서술내용이 아니라 균등론의 전체 범위와 함께 첨부된 청구항을 기준으로 결정되어야 한다.

Claims (10)

  1. 집적 회로에 있어서,
    x개의 메모리 셀들을 갖는 메모리 체인을 포함하여 이루어지되, 여기서 x는 1보다 큰 정수이고;
    상기 x개의 메모리 셀들 중 일 메모리 셀은,
    제1확산 영역과 제2확산 영역 및 게이트를 갖는 트랜지스터, 및
    제1전극과 제2전극 사이에 유전 층을 갖는 캐패시터를 포함하며,
    상기 제1확산 영역은 상기 제1전극에 결합되고, 상기 제2확산 영역은 상기 제2전극에 결합되며,
    상기 x개의 메모리 셀들은 kth메모리 셀의 상기 제2전극이 kth+1 메모리 셀의 상기 제1전극에 결합됨으로써 상호연결되고, 여기서 k는 1 내지 x-1인 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서,
    상기 메모리 셀들은 상기 메모리 셀들의 상기 캐패시터의 상기 유전 층이 강유전 물질을 포함하여 이루어지는 강유전 메모리 셀들인 것을 특징으로 하는 집적 회로.
  3. 제2항에 있어서,
    x는 2y이고, 여기서, y는 1보다 크거나 같은 정수인 것을 특징으로 하는 집적 회로.
  4. 제2항에 있어서,
    상기 체인의 제1단부는 비트라인에 결합되고, 상기 체인의 제2단부는 플레이트라인에 결합되는 것을 특징으로 하는 집적 회로.
  5. 제4항에 있어서,
    x는 2y이고, 여기서, y는 1보다 크거나 같은 정수인 것을 특징으로 하는 집적 회로.
  6. 제2항에 있어서,
    상기 체인의 제1단부는 비트라인에 결합되는 것을 특징으로 하는 집적 회로.
  7. 제6항에 있어서,
    x는 2y이고, 여기서, y는 1보다 크거나 같은 정수인 것을 특징으로 하는 집적 회로.
  8. 제1항에 있어서,
    x는 2y이고, 여기서, y는 1보다 크거나 같은 정수인 것을 특징으로 하는 집적 회로.
  9. 제1항에 있어서,
    인접한 메모리 셀들의 상기 트랜지스터들은 공통 확산 영역을 공유하는 것을 특징으로 하는 집적 회로.
  10. 제9항에 있어서,
    상기 메모리 셀들의 상기 트랜지스터들은 n-FET인 것을 특징으로 하는 집적 회로.
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