JP4642340B2 - 誘電膜工程を単純化して半導体素子のキャパシタを製造する方法及びその誘電膜を形成する装置 - Google Patents

誘電膜工程を単純化して半導体素子のキャパシタを製造する方法及びその誘電膜を形成する装置 Download PDF

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Description

本発明は半導体素子製造方法及び製造装置に係り、特に、半導体素子キャパシタの製造方法及びそのキャパシタの誘電膜を形成する装置に関する。
従来の半導体素子キャパシタを製造する方法では、ソースガスと、Ｏ２、Ｈ２Ｏ、Ｈ２Ｏ２、Ｎ２Ｏなどの反応ガスと、を共に使用して誘電膜が蒸着されている。また、電気的特性の向上のため、図１のように、第１電極形成（１）と第２電極形成（２）との間に誘電膜を数回に分けて蒸着（Ｄ１，Ｄ２，．．．，Ｄｎ）し、誘電膜蒸着毎にキュアリング（Ｃ１，Ｃ２，．．．，Ｃｎ）を実施している（例えば、特許文献１参照。）。
例えば、スタンドアローン（ｓｔａｎｄ−ａｌｏｎｅ）メモリ及び埋込みメモリに使われるキャパシタの既存誘電膜工程は２回の蒸着／２回のキュアリングになっており、図２のように二つの電極１５，３０間に二つの層の誘電膜ＤＬ１，ＤＬ２構造となる。便宜上、ここで第１誘電膜ＤＬ１の厚さはＳｔ１、第２誘電膜ＤＬ２の厚さはＳｔ２、二層の誘電膜ＤＬ１，ＤＬ２の総厚さは、ｔ１（Ｓｔ１＋Ｓｔ２）とする。
一方、アナログキャパシタやＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）キャパシタ及び高電圧キャパシタ用の誘電膜は、図２のｔ１よりさらに厚く形成しなければならない。したがって、概略３回以上の蒸着／キュアリング工程を実施して、図３のように二つの電極１５，３０間に、ｎ層の誘電膜ＤＬ１，ＤＬ２，．．．，ＤＬｎを形成する。ｎ層の誘電膜ＤＬ１，ＤＬ２，．．．，ＤＬｎの総厚さは、ｔ２（ｔ２＞ｔ１）とする。
誘電膜蒸着とキュアリングとをこのように数回に分けて行う理由は、図４で分かる。図４は、既存のスタンドアローンメモリ及び埋込みメモリに使用するために、Ｔａ２Ｏ５を２回の蒸着／２回のキュアリングで形成した時の結果を示すグラフである。
グラフ上で四角■は、ＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）方式で蒸着したＴｉＮを電極として使用し、ソースガスと共にＯ２反応ガスを使用したＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）方式で１５０Å厚さのＴａ２Ｏ５を一度に蒸着した後、キュアリングなしで製造したキャパシタの漏れ電流の密度を示す。円●は、図１及び図２のようにＴａ２Ｏ５を２回の蒸着／２回のキュアリングで形成した時の漏れ電流の密度を示すが、やはりＰＶＤ方式で蒸着したＴｉＮを電極として使用し、ソースガスと共にＯ２反応ガスを使用したＣＶＤ方式で９０ÅのＴａ２Ｏ５を蒸着した後にＯ３でキュアリングし、同じ方法で６０ÅのＴａ２Ｏ５をさらに蒸着した後にＯ３でキュアリングし、総厚さを１５０Åに合せたものである。
図４に示されるように、誘電膜工程を２回の蒸着／２回のキュアリングとしたとき（すなわち、円であるとき時）が、そうでない場合（すなわち、四角であるとき）より漏れ電流の密度が顕著に減少するとともに、電気的特性が非常に改善されることが分かる。
しかし、このように誘電膜蒸着毎にキュアリングを実施すれば、工程が複雑で収率の低いという短所がある。また、設備構成時に数個の蒸着チャンバとキュアリングチャンバとが必要になってその構成が複雑である。また、スタンドアローンメモリ及び埋込みメモリの場合、ソースガスと共に流入するＯ２、Ｈ２Ｏ、Ｈ２Ｏ２、Ｎ２Ｏなどの反応ガスによってストレージノードコンタクトプラグ（ｓｔｏｒａｇｅ ｎｏｄｅ ｃｏｎｔａｃｔ ｐｌｕｇ）が酸化するという問題点がある。しかも、従来の方法では満足すべき段差塗布性を確保できず、このように段差塗布性が悪ければ、ストレージ電極（キャパシタの下部電極）間の間隔が狭まり、高集積された半導体素子に適用できなくなる。
特開２００１−２４１６９号公報
本発明が解決しようとする技術的課題は、前述した従来の問題点を解決するためのものであって、誘電膜工程を単純化してキャパシタを製造する方法を提供することにある。
本発明が解決しようとする他の技術的課題は、本発明の方法に直接使用できる誘電膜形成装置を提供することにある。
前記技術的課題を達成するために本発明によるキャパシタ製造方法では、反応ガスを入れずにソースガスだけで誘電膜を蒸着し、また誘電膜キュアリング工程を一回だけ実施する。これにより、工程の単純化、収率の向上、設備構成の簡素化などの効果を得うる。
本発明の一構成によるキャパシタ製造方法では、半導体基板上に第１電極を形成した後、前記第１電極上に第１誘電膜を蒸着する。前記第１誘電膜を酸素含有雰囲気でキュアリングした後、前記キュアリングされた第１誘電膜上に反応ガスなしにソースガスだけで第２誘電膜を蒸着する。次いで、前記第２誘電膜に対するキュアリングなしに前記第２誘電膜上に第２電極を形成する。
ここで、前記第１誘電膜も、前記第２誘電膜と同様に反応ガスなしにソースガスだけで蒸着する場合にさらに良好な結果がもたらされる。前記第１誘電膜と第２誘電膜とは、ＣＶＤ法またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって蒸着でき、この膜を反応ガスなしにソースガスだけで蒸着するためには前記ソースガス自体が酸素原子を含むものを使用しなければならない。例えば、前記第１及び第２誘電膜としてＴａ２Ｏ５を蒸着する場合、前記ソースガスとしてはＴａ（ＯＣ２Ｈ５）５、ＴＥＴ−ＤＭＡＥ（Ｔｅｔｒａ Ｅｔｈｏｘｉｄｅ Ｔａｎｔａｌｕｍ−ＤｉＭｅｔｈｙｌ Ａｍｉｎｅ Ｅｔｈｏｘｉｄｅ）、Ｔａ（ＯｓＢｕ）５、Ｔａ（ＯＣ２Ｈ５）４（ａｃａｃＣ２Ｈ５）、ＴａＣｌ２（ＯＣ２Ｈ５）２Ｃ５Ｈ７Ｏ２またはＴａ（ＯＣＨ３）５が使用できる。
本発明の他の構成によるキャパシタ製造方法では半導体基板上に第１電極を形成した後、前記第１電極上に第１Ｔａ２Ｏ５膜を蒸着する。前記第１Ｔａ２Ｏ５膜をＯ３雰囲気でキュアリングした後、前記キュアリングされた第１Ｔａ２Ｏ５膜上に第２Ｔａ２Ｏ５膜を蒸着するが、この時、反応ガスなしにＰＥＴソースガスだけで蒸着する。所望の厚さに前記第２Ｔａ２Ｏ５膜が蒸着されれば、キュアリングなしにその真上に第２電極を形成する。
ここで、前記第１Ｔａ２Ｏ５膜も反応ガスなしにＰＥＴソースガスだけで蒸着することが望ましく、前記第１Ｔａ２Ｏ５膜と第２Ｔａ２Ｏ５膜とはＣＶＤ法によって蒸着できる。
前記他の技術的課題を達成するために本発明による誘電膜形成装置は、二つの誘電膜蒸着チャンバと一つのキュアリングチャンバとをトランスファチャンバの周囲に配置したものである。簡略に説明すれば、複数の半導体基板がローディングされたカセットが位置するロードロックチャンバ、前記ロードロックチャンバに連結されて前記半導体基板をローディング及びアンローディングできるロボットアームを備えるトランスファチャンバ、前記トランスファチャンバに連結されており、誘電膜を蒸着できる第１誘電膜蒸着チャンバ、前記第１誘電膜蒸着チャンバに連結されたキュアリングチャンバ、及び前記トランスファチャンバに連結されており、誘電膜を蒸着できる第２誘電膜蒸着チャンバを含んで構成される。この装置によって前記第１誘電膜蒸着チャンバで蒸着した第１誘電膜を前記キュアリングチャンバでキュアリングした後、前記第２誘電膜蒸着チャンバで第２誘電膜蒸着を行う。すなわち、本発明方法によるキャパシタ製造段階のうち、前記第１誘電膜蒸着から第２誘電膜蒸着までを一つの誘電膜形成装置でインシチュで行う。
本発明によれば、反応ガスを使用せずにソースガスだけで誘電膜を蒸着し、数回のキュアリングをせずに一回のキュアリングを実施する。このような新しい方法を使用することによってキャパシタの電気的特性は、既存工程と同等水準に維持しながら工程は単純化できる。一般的な効果としては収率の向上及び設備構成の単純化などの効果を得うる。
特に、スタンドアローンメモリ及び埋込みメモリの場合、ソースガスだけで誘電膜を蒸着することによって段差塗布性の向上と、ストレージノードコンタクトプラグの酸化とを抑制する効果を得うる。また、厚い誘電膜を使用するアナログキャパシタやＲＦキャパシタ及び高電圧キャパシタの場合、工程を大きく単純化させうる長所がある。
また、本発明による誘電膜形成装置は、幾つかの誘電膜蒸着チャンバとキュアリングチャンバとが必要であるのではなく、二つの誘電膜蒸着チャンバと一つのキュアリングチャンバだけを備えて構成されるので、装置構成が非常に単純化される。
以下、添付図面を参照して本発明の望ましい実施例を説明する。しかし、本発明の実施例は色々な他の形態に変形でき、本発明の範囲が後述する実施例によって限定されると解釈してはならない。本発明の実施例は、当業者に本発明をさらに完全に説明するために提供されるものである。したがって、図面における要素の形状は、さらに明確な説明を強調するために誇張しれたものであり、図面上で同じ符号で示された要素は同じ要素を意味する。
スタンドアローンメモリ及び埋込みメモリに使用されるキャパシタの既存誘電膜の形成工程は、図１及び図２に示されるように、２回の蒸着／２回のキュアリング（ｃｕｒｅ）である。しかし、本発明によって誘電膜を形成する場合、２回の蒸着／１回のキュアリングなので簡単になる。このフローチャートが図５に示されており、各段階の工程断面は図６及び図７に示される。
図５〜図７を参照して本発明による半導体素子のキャパシタ製造方法を説明する。まず、段階Ｓ１０で、半導体基板（図示せず）上に第１電極１１０を形成する。次の段階Ｓ２０で、第１電極１１０上に第１誘電膜１２０を蒸着する。この時、反応ガスを入れずにソースガスだけで蒸着する。次いで、段階Ｓ３０において、酸素含有雰囲気、すなわちＯ３、Ｏ２、Ｏ２プラズマ、Ｎ２Ｏプラズマで第１誘電膜１２０をキュアリング１３０する（以上、図６）。次いで、段階Ｓ４０で反応ガスなしにソースガスだけで第２誘電膜１４０を蒸着する。段階Ｓ５０においてキュアリングなしで第２誘電膜１４０上に第２電極１５０を直ちに形成する（以上、図７）。
ここで、第１電極１１０と第２電極１５０とは、ＴｉＮ、ＴａＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｒｕ、ＲｕＯ２、Ｐｔ、Ｉｒ、ＩｒＯ２、ドープトポリシリコン（ｄｏｐｅｄ ｐｏｌｙｓｉｌｉｃｏｎ）のうち何れか一つ、またはこれらの組合わせを蒸着して形成でき、蒸着方法としてはＣＶＤ、ＰＶＤまたはＡＬＤ方式を利用できる。このような電極は概略２５〜１０００℃の範囲で蒸着される。しかし、ドープトポリシリコンを蒸着して第１電極１１０と第２電極１５０とを形成する場合には、第１及び第２誘電膜１２０，１４０との反応または拡散を防止するために前処理膜、例えばシリコン酸化膜、シリコン窒化膜またはシリコン酸化窒化膜をさらに形成すればよい。この前処理膜は、ＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）、ＲＴＮ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒｉｄａｔｉｏｎ）またはＣＶＤ法により形成される。特に、ここでの第１電極１１０はその有効面積を広げるために図面に示されるようなスタック構造だけでなく、３次元構造のフィン、トレンチ、またはシリンダ状に作ってもよい。
第１誘電膜１２０は、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２のうち何れか一つ、またはこれらの組合わせを選択して蒸着でき、ＣＶＤあるいはＡＬＤ法で蒸着するが、Ｏ２、Ｈ２Ｏ、Ｈ２Ｏ２、Ｎ２Ｏなどの反応ガスを入れずにソースガスだけで蒸着する。反応ガスを使用しないので、酸素原子を含むソースガスを使用して、前記の酸化物誘電膜を蒸着すべきである。蒸着温度は、１００〜６００℃程度の範囲にし、蒸着厚さｄｔ１は、５〜２００Åにする。
本発明の誘電膜を反応ガスなしにソースガスだけで蒸着させうるソースガスの例は様々である。例えば、Ｔａ２Ｏ５を蒸着する場合、ソースガスとしてはＰＥＴと呼ばれるＴａ（ＯＣ２Ｈ５）５、ＴＥＴ−ＤＭＡＥ、Ｔａ（ＯｓＢｕ）５、Ｔａ（ＯＣ２Ｈ５）４（ａｃａｃＣ２Ｈ５）、ＴａＣｌ２（ＯＣ２Ｈ５）２Ｃ５Ｈ７Ｏ２、Ｔａ（ＯＣＨ３）５などの種類を使用できる。また、ＨｆＯ２を蒸着する場合、ソースガスとしてＨｆ（ＯｔＢｕ）４、Ｈｆ（ＭＭＰ）４を使用でき、Ａｌ２Ｏ３を蒸着する場合、Ａｌ（ＭＭＰ）３、Ａｌ（ＯｉＰｒ）３、Ａｌ（ａｃａｃ）３、Ａｌ（Ｏ２Ｃ（Ｈ）ＥｔｎＢｕ）３などが使用できる。ＺｒＯ２を蒸着する場合、Ｚｒ（ＯｔＢｕ）４、Ｚｒ（ＭＭＰ）４、Ｚｒ（ＭＥＴＨＤ）４、Ｚｒ（ＴＨＤ）４、Ｚｒ（ＭＴＨＤ）４などのソースガスが使用でき、ＴｉＯ２を蒸着する場合、Ｔｉ（ＯＣ２Ｈ５）４、Ｔｉ（ＭＰＤ）（ＴＨＤ）２、Ｔｉ（ＭＰＤ）（ＭＥＴＨＤ）２、Ｔｉ（ＴＨＤ）２（ＯｉＰｒ）２、Ｔｉ（ＯｉＰｒ）４、Ｔｉ（ＭＭＰ）４、Ｔｉ（ＮＰＥＢ）４などが使用できる。ここで、ａｃａｃは、アセチルアセトン（ＣＨ３ＣＯＣＨ２ＣＯＣＨ３）、ＭＭＰは１−ｍｅｔｈｏｘｙ−２−ｍｅｔｈｙｌ−２−ｐｒｏｐｏｘｉｄｅ、ＯｉＰｒはイソプロポキシ、ＭＥＴＨＤは１−（２−ｍｅｔｈｏｘｙｅｔｈｏｘｙ）−２，２，６，６−ｔｅｔｒａｍｅｔｈｙｌ−３，５−ｈｅｐｔａｎｅｄｉｏｎａｔｅを示し、ＴＨＤは２，２，６，６−ｔｅｔｒａｍｅｔｈｙｌ−３，５−ｈｅｐｔａｎｅｄｉｏｎａｔｅを示し、ＭＴＨＤは１−ｍｅｔｈｏｘｙ−ｔｅｔｒａｍｅｔｈｙｌ−３，５−ｈｅｐｔａｎｅｄｉｏｎａｔｅを示す。そして、ＭＰＤは、２−ｍｅｔｈｙｌ−２，４−ｐｅｎｔａｎｅｄｉｏｘｉｄｅ、ＮＰＥＢは１−ｎ−ｐｒｏｐｏｘｙ−２−ｅｔｈｙｌ−２−ｂｕｔｏｘｉｄｅを示す。
一般的にＣＶＤ法で酸化物薄膜を蒸着するときには、ソースガスと、Ｏ２、Ｈ２Ｏ、Ｈ２Ｏ２、Ｎ２Ｏなどの反応ガスと、を蒸着チャンバ内に同時に供給し、半導体基板を加熱することによって、半導体基板上で生じるガスの熱分解と反応とを利用して酸化物を堆積させる。また、ＡＬＤ法で酸化物薄膜を蒸着するときに、蒸着チャンバにソースガスを供給して半導体基板に物理・化学的に吸着させた後、Ｎ２などのパージガスを使用して余分のソースガス及び物理的に吸着したソースガスをパージする。次いで、Ｏ２、Ｈ２Ｏ、Ｈ２Ｏ２、Ｎ２Ｏなどの反応ガスを蒸着チャンバに供給して化学的に吸着しているソースガスと反応させる。余分の反応ガスもパージガスでパージする。所望の厚さの酸化物薄膜を得るまで、このような過程を数回反復する。
一方、本発明ではＯ２、Ｈ２Ｏ、Ｈ２Ｏ２、Ｎ２Ｏなどの反応ガスなしにソースガスだけで酸化物誘電膜を蒸着する。ソースガスとして酸素原子を含むソースガスを使用すれば、反応ガスなしでも酸化物薄膜が得られる。例えば、本発明によってＣＶＤ法で酸化物誘電膜を蒸着する時に、半導体基板を蒸着チャンバ内に引き入れた後、酸素原子を含むソースガスを蒸着チャンバ内に供給し、半導体基板を加熱することによって、半導体基板上でソースガスを熱分解させて安定した酸化物を堆積させる。
また、本発明でＡＬＤ法で酸化物誘電膜を蒸着する時は次の過程を行う。まず、半導体基板を蒸着チャンバ内に引き入れた後、蒸着チャンバ内に酸素原子を含むソースガスを流入させて半導体基板に化学的または物理的吸着を誘導する。ソースガスは、バブラー方式またはＬＤＳ（Ｌｉｑｕｉｄ Ｄｅｌｉｖｅｒｙ Ｓｙｓｔｅｍ）方式で供給する。吸着が完了し、一定時間が経過した後に、蒸着チャンバ内にＮ２またはＡｒなどの不活性パージガスを流入させて、化学的に吸着したソースガス以外の蒸着チャンバに残留するソースガスを除去する。半導体基板を加熱すれば、吸着しているソースガスが熱分解しながら、安定した酸化物が堆積する。一定時間が経過した後、蒸着チャンバ内をパージガスでパージさせて副産物を除去した後、再びソースガスの流入→パージガスの流入→反応→パージガスの流入のサイクルを反復して、所望厚さの酸化物誘電膜を形成できる。
第１誘電膜１２０は、酸素を含む雰囲気、例えば、Ｏ３あるいはＯ２ガス雰囲気で行うか、またはＯ２プラズマまたはＮ２Ｏプラズマによってキュアリング１３０を行う。ここで、プラズマは１３．５６ＭＨｚのＲＦプラズマまたはＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズマを利用できる。酸素を含む雰囲気で発生した酸素原子は、誘電膜内に浸透してダングリングボンド（ｄａｎｇｌｉｎｇ ｂｏｎｄ）で結合する。したがって、キュアリング１３０によって第１誘電膜１２０の膜質特性を安定化させ、酸素空孔を充填してその電気的特性を向上させる。キュアリング１３０の温度は、蒸着した第１誘電膜１２０の種類と厚さ、またはその他の工程条件によって多様に決定されうる。キュアリング１３０は通常適当な範囲の低温、概略３５０〜６５０℃の温度範囲で実施する。
第２誘電膜１４０も、第１誘電膜１２０と同様な方法で、反応ガスを入れずにソースガスだけで蒸着する。Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２のうち何れか一つ、またはこれらの組合わせを利用でき、ＣＶＤ法あるいはＡＬＤ法で蒸着できる。蒸着温度を１００〜６００℃にすることは第１誘電膜１２０と同様であるが、蒸着厚さｄｔ２は５〜３０００Åに形成し、使用できるソースガスの例は第１誘電膜１２０について説明したものと同じである。
第１誘電膜１２０の厚さｄｔ１より第２誘電膜１４０の厚さｄｔ２を大きくすることが段差塗布性、キュアリング工程の容易性の側面で望ましい。しかし、電気的特性の側面では、キュアリング工程を実施する第１誘電膜１２０の厚さｄｔ１をキュアリングされていない第２誘電膜１４０の厚さｄｔ２より厚くすることが有利でありうる。したがって、本発明でのｄｔ１とｄｔ２とは、段差塗布性、キュアリング工程の容易性、電気的特性の全てを考慮して決定する必要がある。
本実施例で、全誘電膜の厚さＴ１、すなわち、第１誘電膜１２０の厚さｄｔ１と第２誘電膜１４０の厚さｄｔ２とを合算した厚さは、図２での誘電膜の厚さｔ１と同じに維持するために、ｄｔ１は従来（図２のＳｔ１）より薄くし、ｄｔ２は従来（図２のＳｔ２）より厚くできる。このように、最初に形成する誘電膜の厚さを従来のものより薄くしながら所望の全体の厚さを合せられるので、複雑な構造の第１電極上に誘電膜を蒸着する場合にも段差塗布性を向上させ、収率を上げられる。また、Ｏ２、Ｈ２Ｏ、Ｈ２Ｏ２、Ｎ２Ｏなどの反応ガスなしにソースガスだけで誘電膜を蒸着するので、反応ガスによるストレージノードコンタクトプラグの酸化を抑制できるという大きい長所がある。これを次の実施例で詳細に説明する。
図８は、図５〜図７を参照して説明した実施例１を、実際のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のキャパシタの製造に適用することを説明するための図面である。
具体的に、素子分離膜２０３によって限定された半導体基板２０１のアクティブ領域に、一般的な方法でソース領域２０５、ドレーン領域２０７及びゲート酸化膜２０９を介在するゲート電極２１１を含むトランジスタが形成されている。そして、ドレーン領域２０７にはビットライン２１３が連結され、ソース領域２０９には層間絶縁膜２１５内のコンタクトホールに形成されたストレージノードコンタクトプラグ２１７を介して連結される第１電極２２１、すなわちストレージ電極を形成する。第１電極２２１は、前述したように３次元的なシリンダ構造を有し、ＴｉＮ、ＴａＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｒｕ、ＲｕＯ２、Ｐｔ、Ｉｒ、ＩｒＯ２、ドープトポリシリコンのうち何れか一つでまたはこれらの組合わせを利用し、ＣＶＤ、ＰＶＤまたはＡＬＤ方式によって２５〜１０００℃の温度範囲で形成する。次いで、第１電極２２１の表面の界面安定化のためにクリーニング工程を実施し、第１電極２２１上に誘電膜２２３，２２４及び第２電極２２５を形成する。
誘電膜２２３，２２４は、前述したように、反応ガスを入れずにソースガスだけでＣＶＤあるいはＡＬＤによって蒸着する。まず第１誘電膜２２３を薄く蒸着した後、Ｏ３を利用してキュアリングし、残りの厚さの第２誘電膜２２４を蒸着した後、第２誘電膜２２４にキュアリングは実施しない。
例えば、誘電膜２２３，２２４の蒸着条件は４３０℃の基板温度、１Ｔｏｒｒチャンバ圧力にし、第１誘電膜２２３の厚さは９０Å、第２誘電膜２２４の厚さは６０Åに蒸着して全体を１５０Åの厚みとする。そして、第１誘電膜２２３に対するキュアリングは、Ｏ３を利用して４００℃、３０Ｔｏｒｒチャンバ圧力で５分程度行う。第２電極２２５は、第１電極２２１と同じ方法で形成する。第１電極２２１／誘電膜２２３，２２４／第２電極２２５の最も望ましい組合わせはＴｉＮ／Ｔａ２Ｏ５／ＴｉＮである。この物質構成の反応性が互いに弱いのでキャパシタの劣化が抑制される。
第１誘電膜２２３を一旦薄く形成した後、残りを第２誘電膜２２４で充当すれば、図面のようにシリンダ構造などの複雑な構造の第１電極２２１についても段差塗布性を向上させうる。また、Ｏ２、Ｈ２Ｏ、Ｈ２Ｏ２、Ｎ２Ｏなどの反応ガスなしに酸素原子を含むＰＥＴなどのソースガスだけで誘電膜２２３，２２４を蒸着するので、ストレージノードコンタクトプラグ２１７の酸化を抑制できるという大きな長所がある。
アナログキャパシタやＲＦキャパシタ及び高電圧キャパシタの場合、スタンドアローンメモリ及び埋込みメモリに使われるキャパシタより厚い誘電膜を使用するので、前記のように従来は誘電膜工程が数回の蒸着／数回のキュアリング工程であった。しかし、本発明によれば、誘電膜が厚くても２回の蒸着／１回のキュアリング工程で形成できる。これに対する工程順序は、図５をそのまま参照でき、その工程による断面図を図９に示す。
図９において、第１電極３１０と第２電極３５０間に二層の誘電膜、すなわち第１誘電膜３２０と第２誘電膜３４０とが形成されており、前述したように、第１誘電膜３２０と第２誘電膜３４０とは反応ガスなしにソースガスだけで蒸着する。そして、第１誘電膜３２０に対しては酸素含有雰囲気でのキュアリングを実施するが、第２誘電膜３４０にはキュアリングを実施しない。アナログキャパシタやＲＦキャパシタ及び高電圧キャパシタの場合、電気的特性の確保のために第１電極３１０と第１誘電膜３２０間にＡｌ２Ｏ３などの誘電膜が挿入されたり、または第２電極３５０下にＡｌ２Ｏ３などの誘電膜が挿し込まれたりすることもある。
図３に示されるように、従来の方法では誘電膜の厚さｔ２を得るためｎ（ｎ≧３）層の誘電膜ＤＬ１，ＤＬ２，．．．，ＤＬｎを蒸着し、ｎ回のキュアリング工程を実施する必要があった。しかし、本実施例において図３での誘電膜の厚さｔ２と同じに全体誘電膜の厚さＴ２（すなわち、第１誘電膜の厚さＤＴ１＋第２誘電膜の厚さＤＴ２）を形成しようとすると、誘電膜蒸着とキュアリングとを追加せずに第１誘電膜３２０及び第２誘電膜３４０の各厚さＤＴ１とＤＴ２とを適切に調節すればよい。
したがって、本発明方法でアナログキャパシタやＲＦキャパシタ及び高電圧キャパシタで要求される厚い誘電膜を蒸着すると、工程を大きく単純化できる。これはアナログキャパシタやＲＦキャパシタ及び高電圧キャパシタの場合、非常に大きな長所となる。
（実験例）
一般的に知られたＣＶＤ工程は、ソースガスに反応ガスを加えて反応させる方法である。図１０は、１５０Å厚さのＴａ２Ｏ５誘電膜をＣＶＤで蒸着し、キュアリングしない時、反応ガスなしにソースガスだけで誘電膜を蒸着した場合の結果を示すグラフである。
図１０において、四角■は、ＰＥＴソースガスとＯ２反応ガスとを使用して蒸着した従来の漏れ電流の密度を示す。円●は、ＰＥＴソースガスだけで蒸着した場合の漏れ電流の密度を示す。二つの場合、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）で蒸着したＴｉＮを電極として使用し、図８に示すシリンダ型キャパシタを構成した。
一般的に、反応ガスを使用して形成されたキャパシタが電気的特性に優れると思われているが、本発明者らが実際実験した結果、反応ガスを使用しない工程（すなわち、円が示すもの）がはるかに優れた電気的特性を示すことを確認された。その理由は、ＤＲＡＭなどのデザインルールが小さな構造では反応ガスが誘電膜の形成を妨害する作用を行うためである。
一方、本発明のように反応ガスを使用しない誘電膜工程の電気的特性の水準は、図１１を参照すれば分かる。
図１１において、四角■は既存工程によるものであって、ＭＯＣＶＤで蒸着したＴｉＮを電極として使用し、Ｏ２反応ガスとＰＥＴソースガスとでＴａ２Ｏ５を２回に分けて蒸着し、蒸着毎にキュアリングした時の漏れ電流の密度を示す。第１Ｔａ２Ｏ５膜の厚さは６０Å、第２Ｔａ２Ｏ５膜の厚さは９０Åであり、二回のキュアリングは全てＯ３を利用した。円●は、ＭＯＣＶＤで蒸着したＴｉＮを電極として使用し、ＰＥＴソースガスだけで１５０ÅのＴａ２Ｏ５を蒸着した場合の漏れ電流の密度を示す。誘電膜キュアリングはしない場合である。
図１１に示されるように、本発明のように反応ガスを使用しない誘電膜工程の場合、キュアリングしていないにも拘わらず、負の印加電圧による漏れ電流は、既存工程と同等であり、正の印加電圧による漏れ電流は、少し劣化しただけであり、非常に優秀な電気的特性を示すことが分かる。正の印加電圧による漏れ電流は、初期誘電膜質と関連があるので、初期誘電膜、すなわち本発明方法の第１誘電膜だけを適切にキュアリングすれば、既存工程と同等水準以上の電気的特性が得られると期待される。
図１２において、四角■は、ＰＥＴソースガスとＯ２反応ガスとを共に入れて蒸着した従来の漏れ電流の密度を示す。ＰＶＤ方式で蒸着したＴｉＮを電極として使用し、ソースガスと共にＯ２反応ガスを使用したＣＶＤ方式で６０ÅのＴａ２Ｏ５を蒸着した後、Ｏ３でキュアリングし、同じ方法で９０ÅのＴａ２Ｏ５をさらに蒸着した後、Ｏ３でキュアリングし、総厚さを１５０Åに合せたものである。円●は、本発明によってＰＥＴソースガスだけで６０ÅのＴａ２Ｏ５を蒸着した後、Ｏ３でキュアリングし、やはりＰＥＴソースガスだけで９０ÅのＴａ２Ｏ５をさらに蒸着した場合の漏れ電流の密度を示す。二回目にＴａ２Ｏ５を蒸着した後、キュアリングを実施していないにも拘わらず、本発明の場合に漏れ電流の密度が減少することが確認できる。
図１３は、本発明の誘電膜形成装置を概略的に示す平面図である。
図１３を参照して具体的に説明すれば、本発明の誘電膜形成装置は、半導体基板４０１がローディングされたカセット４０３が位置するロードロック（ｌｏａｄｌｏｃｋ）チャンバ４０５と、ロードロックチャンバ４０５に連結されて半導体基板４０１をローディング及びアンローディングできる手段、例えば、ロボットアーム４０７を備えるトランスファチャンバ４０９と、トランスファチャンバ４０９に連結された第１誘電膜蒸着チャンバ４１１と、第１誘電膜蒸着チャンバ４１１に連結されたキュアリングチャンバ４１３、例えば酸素ラジカルを発生させうるＯ３発生器またはプラズマ発生器が連結されたチャンバを備える。また、第２誘電膜蒸着チャンバ４１４もトランスファチャンバ４０９に連結されて備えられる。
このような誘電膜形成装置の使用方法は、矢印で示す。まず、図５の段階Ｓ１０で、第１電極が形成された半導体基板４０１がロボットアーム４０７によって第１誘電膜蒸着チャンバ４１１に引き入れられ、図５の段階Ｓ２０において第１誘電膜蒸着が実施される。この時、反応ガスを入れずにソースガスだけで蒸着することが望ましい。次いで、半導体基板４０１がキュアリングチャンバ４１３に移され、図５の段階Ｓ３０において酸素を含む雰囲気、すなわちＯ３、Ｏ２、Ｏ２プラズマ、Ｎ２Ｏプラズマ及びこれらの組合わせによるキュアリングを受ける。以後、半導体基板４０１は、第２誘電膜蒸着チャンバ４１４に引き入れられ、図５の段階Ｓ４０において反応ガスを入れずにソースガスだけで残りの厚さの第２誘電膜が蒸着された後、キュアリングなしにロードロックチャンバ４０５にアンローディングされる。後続的に図５の段階Ｓ５０において第２誘電膜上に第２電極が形成される。したがって、この装置によって本発明方法による段階のうち、第１誘電膜蒸着から第２誘電膜蒸着までを一つの誘電膜形成装置においてインシチュで行うことができる。
従来は誘電膜蒸着チャンバとキュアリングチャンバとを各々２つ以上備える装置を構成しなければならなかったが、本発明によれば、蒸着チャンバは２つ、キュアリングチャンバは一つだけあれば装置を構成できるので、装置の構成が非常に簡単になる効果がある。それだけでなく、半導体基板が各々のチャンバに移動するのに必要な時間を短縮できて半導体素子の製造コストが節減できる。また、トランスファチャンバを共同使用することによって装備コスト及びクリーンルームの面積の効率化を得うる。
以上、本発明について望ましい実施例を挙げて詳細に説明したが、本発明は実施例に限定されず、本発明の技術的思想内で当業者によって多様な変形が可能であることは明らかである。特に、本発明方法での第１誘電膜は、反応ガスなしにソースガスだけで蒸着する場合にさらに良好な結果がもたらされるが、反応ガスとソースガスとを共に使用して蒸着してもよい。ただ、第２誘電膜だけは反応ガスなしにソースガスだけで蒸着しなければならない。
スタンドアローンメモリ、埋込みメモリなどの半導体素子のキャパシタ製造に利用できる。
従来半導体素子キャパシタを形成する時のフローチャートである。 スタンドアローンメモリ及び埋込みメモリに使用するために図１の方法によって製造したキャパシタの断面図である。 アナログキャパシタやＲＦキャパシタ及び高電圧キャパシタに使用するために図１の方法によって製造したキャパシタの断面図である。 既存のスタンドアローンメモリ及び埋込みメモリに使用するためにＴａ２Ｏ５を２回の蒸着／２回のキュアリングで形成した時の漏れ電流の結果を示すグラフである。 本発明の実施例によって半導体素子キャパシタを形成する時のフローチャートである。 本発明の実施例１によってスタンドアローンメモリ及び埋込みメモリに使用するために図５の方法によって製造したキャパシタの一工程断面図である。 本発明の実施例１によってスタンドアローンメモリ及び埋込みメモリに使用するために図５の方法によって製造したキャパシタのその他の工程断面図である。 本発明の実施例１を、本発明の実施例２によってＤＲＡＭのキャパシタの製造に適用することを説明するための図面である。 本発明の実施例３によってアナログキャパシタやＲＦキャパシタ及び高電圧キャパシタに使用するために図５の方法によって製造したキャパシタの断面図である。 図５と同じ方法によりソースガスだけで誘電膜を蒸着した場合の漏れ電流の結果の一例を示すグラフである。 図５と同じ方法によりソースガスだけで誘電膜を蒸着した場合の漏れ電流の結果のその他の例を示すグラフである。 図５と同じ方法によりソースガスだけで誘電膜を蒸着した場合の漏れ電流の結果の別の例を示すグラフである。 本発明の実施例による誘電膜形成装置の概略的な図面である。
符号の説明
１１０ 第１電極、
１２０ 第１誘電膜、
１３０ キュアリング、
１４０ 第２誘電膜、
１５０ 第２電極。

Claims (20)

  1. 半導体基板上に第１電極を形成する段階と、
    前記第１電極上に第１誘電膜を蒸着する段階と、
    前記第１誘電膜を酸素含有雰囲気でキュアリングする段階と、
    前記キュアリングされた第１誘電膜上に反応ガスなしにソースガスだけで第２誘電膜を蒸着する段階と、
    前記第２誘電膜に対するキュアリングなしに前記第２誘電膜上に第２電極を形成する段階と、を含むことを特徴とする半導体素子のキャパシタ製造方法。
  2. 前記第１誘電膜は、反応ガスなしにソースガスだけで蒸着することを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
  3. 前記第１誘電膜と第２誘電膜とは、ＣＶＤ法によって蒸着することを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
  4. 前記第１誘電膜と第２誘電膜とは、ＡＬＤ法によって蒸着することを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
  5. 前記ソースガスとして酸素原子を含むソースガスを使用することを特徴とする請求項１または２に記載の半導体素子のキャパシタ製造方法。
  6. 前記第１誘電膜と第２誘電膜とは、１００〜６００℃の温度範囲で蒸着することを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
  7. 前記第１誘電膜の厚さは５〜２００Åに蒸着し、第２誘電膜の厚さは５〜３０００Åに蒸着することを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
  8. 前記ソースガスとしてはＴａ（ＯＣ２Ｈ５）５、ＴＥＴ−ＤＭＡＥ、Ｔａ（ＯｓＢｕ）５、Ｔａ（ＯＣ２Ｈ５）４（ａｃａｃＣ２Ｈ５）、ＴａＣｌ２（ＯＣ２Ｈ５）２Ｃ５Ｈ７Ｏ２またはＴａ（ＯＣＨ３）５を使用することを特徴とする請求項１または２に記載の半導体素子のキャパシタ製造方法。
  9. 前記第１誘電膜は、Ｔａ２Ｏ５をＣＶＤ法によって蒸着することを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
  10. 前記第２誘電膜は、Ｔａ２Ｏ５をＣＶＤ法によって蒸着することを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
  11. 前記第１誘電膜蒸着から第２誘電膜蒸着までを一つの誘電膜形成装置でインシチュで行うことを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
  12. 前記酸素含有雰囲気は、Ｏ２またはＯ３を含む酸化性雰囲気であることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
  13. 前記酸素含有雰囲気は、Ｏ２またはＮ２ＯのＥＣＲあるいはＲＦプラズマ雰囲気であることを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
  14. 前記第１電極と第２電極とは、ＴｉＮ、ＴａＮ、Ｗ、ＷＮ、Ａｌ、Ｃｕ、Ｒｕ、ＲｕＯ２、Ｐｔ、Ｉｒ、ＩｒＯ２、ドープトポリシリコンのうち何れか一つ、またはこれらの組合わせで形成することを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
  15. 前記第１誘電膜と第２誘電膜とは、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２のうち何れか一つ、またはこれらの組合わせで形成することを特徴とする請求項１に記載の半導体素子のキャパシタ製造方法。
  16. 半導体基板上に第１電極を形成する段階と、
    前記第１電極上に第１Ｔａ２Ｏ５膜を蒸着する段階と、
    前記第１Ｔａ２Ｏ５膜をＯ３雰囲気でキュアリングする段階と、
    前記キュアリングされた第１Ｔａ２Ｏ５膜上に反応ガスなしにＴａ（ＯＣ２Ｈ５）５だけで第２Ｔａ２Ｏ５膜を蒸着する段階と、
    前記第２Ｔａ２Ｏ５膜に対するキュアリングなしに前記第２Ｔａ２Ｏ５膜上に第２電極を形成する段階と、を含むことを特徴とする半導体素子のキャパシタ製造方法。
  17. 前記第１Ｔａ２Ｏ５膜は、反応ガスなしにＴａ（ＯＣ２Ｈ５）５だけで蒸着することを特徴とする請求項１６に記載の半導体素子のキャパシタ製造方法。
  18. 前記第１Ｔａ２Ｏ５膜と第２Ｔａ２Ｏ５膜とは、ＣＶＤ法によって蒸着することを特徴とする請求項１６に記載の半導体素子のキャパシタ製造方法。
  19. 複数の半導体基板がローディングされたカセットが位置するロードロックチャンバと、
    前記ロードロックチャンバに連結されて前記半導体基板をローディング及びアンローディングできるロボットアームを備えるトランスファチャンバと、
    前記トランスファチャンバに連結されており、誘電膜を蒸着できる第１誘電膜蒸着チャンバと、
    前記第１誘電膜蒸着チャンバに連結されたキュアリングチャンバと、
    前記トランスファチャンバに連結されており、誘電膜を蒸着できる第２誘電膜蒸着チャンバと、を含み、
    前記第１誘電膜蒸着チャンバで蒸着した第１誘電膜を前記キュアリングチャンバでキュアリングした後、前記第２誘電膜蒸着チャンバで第２誘電膜蒸着を行えることを特徴とする、請求項１または請求項１６に記載の半導体素子のキャパシタ製造方法に用いられる誘電膜形成装置。
  20. 前記第１及び第２誘電膜蒸着チャンバは、反応ガスなしにソースガスだけで誘電膜を蒸着することを特徴とする請求項１９に記載の誘電膜形成装置。
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