KR20000045900A - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

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김영환
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Abstract

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 이 방법은 선택적 MPS 를 이용한 캐패시터를 형성하기 위해 캐패시터의 하부전극을 비정질 실리콘으로 형성하는 단계와, 선택적 MPS를 성장시킨 후, 자연 산화막을 제거하기 위한 크리닝을 실시하는 단계와, Ta2O5막을 증착하기 전, 하부전극의 상부에 질화층을 형성하는 단계와, 질화층의 결함을 줄이기 위한 산화 공정을 실시하는 단계와, 상기 산화처리된 질화막위에 Ta2O5막을 증착한 후, 후처리를 실시하는 단계와, Ta2O5막의 상부에 상부전극을 형성하는 단계를 포함한다. 따라서, 본 발명은 Ta2O5막의 증착 전처리 공정으로 소정의 조건에서 일정두께 이하의 얇은 질화막을 증착하여 Ta2O5막 증착후 산소 소스 공급을 위한 고온 처리시 발생하는 하부전극의 산화를 방지함으로써, 캐패시터의 전기적 특성을 향상시킬 수 있고, 동일 시스템에서의 전처리 공정과 Ta2O5막 증착공정을 함께 진행할 수 있어 소자의 제조공정 수율 및 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 캐패시터 형성방법
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 특히 실리콘 하부전극의 산화를 방지하여 유전율이 낮은 산화막의 성장을 억제하여 정정용량을 증가시키고, 동일 시스템에서의 전처리와 Ta2O5막을 증착함에 의해 반도체 소자의 제조공정수율 및 신뢰성을 향상시킬 수 있는 캐패시터 형성방법에 관한 것이다.
일반적으로 반도체 메모리 소자에서 캐패시터의 용량을 증가시키기 위해 오엔오(Oxide-Nitride-Oxide) 유전체에 캐패시터의 면적을 늘리거나 유전체로 유전율이 큰 물질을 쓰려는 노력이 이뤄지고 있다.
상기 고유전율의 물질을 사용하는 경우 아직까지 리키지(Leakage) 문제가 남아 있고, 특히 기존의 공정과의 안정성(Compatability)과 신뢰성 때문에 반도체 공정에 적용하는데 어려움이 되고 있다.
현재 거의 대부분의 소자는 유전체로 ONO를 사용하고 캐패시터의 면적을 최대한 넓혀지도록 제조되고 있다. 캐패시터의 면적을 늘리기 위해 사용되는 단순 스택(Stack)구조, 실린더 구조, 핀(Fin) 구조, 트렌치(Trench) 구조 등은 공정이 매우 복잡한 문제점이 있는데, 현재 주로 사용되는 캐패시터 구조는 실린더 구조나 핀 구조이다.
한편, 고유전체 물질인 Ta2O5유전체를 이용하여 캐패시터를 형성하는 종래의 방법은 다음과 같은 공정순서로 이루어진다.
첫째, 캐패시터의 하부전극을 비정질 도프드 폴리실리콘(Amorphous Doped Polysilicon) 으로 형성한 후, 준 안정상태의 폴리실리콘(Meta Stable Polysilicon ; 이하 'MPS'라 함)을 선택적으로 성장시킨다.
그 다음, 실리콘 원자의 이동(migration)에 의해 형성된 상기 선택적 MPS 는 인(Phosphorus)의 부족으로 정전용량(Capacitance)을 저하시키는 원인이 되므로 인 공급을 위한 PH3처리를 한다.
그리고, Ta2O5막을 증착한 후, 산소 소스 공급을 위하여 실시하는 후처리로 인해 발생하는 하부전극의 산화방지를 위하여 급속 열처리 공정(Rapid Thernal Process ; 이하 'RTP'라 함)으로 NH3열처리를 하여 하부전극인 실리콘에 Si-N을 형성한다.
이어서, Ta2O5막을 형성한 후에, 상기 Ta2O5막 증착시 부족한 산소의 공급과 탄소(Carbon) 제거를 위하여 O2또는 N2O 가스를 이용한 저온 ＆ 고온 열처리를 실시한다. 그 다음, 상부전극을 형성한다.
상기와 같은 방법에서 RTP에 의한 NH3 열처리로는 충분하게 실리콘 표면을 질화할 수 없어 Ta2O5막 증착후 실시하는 O2또는 N2O 가스를 이용한 열처리시 하부전극이 산화되는 문제가 발생한다.
상기 하부전극의 산화는 유전 특성이 떨어지는 산화막을 형성하게 되므로 정전용량을 감소시키게 되고, 높게 도핑된 선택적 MPS 상부를 또한 산화시켜 정전용량의 감소를 유발시켜 △C를 증가시키게 되는 문제점이 있다.
이때 상기에서 C = (Cmax - Cmin)/Cmin , (C : Capacitance) 이다.
본 발명의 목적은 상기의 종래의 문제점을 해결하기 위하여 Ta2O5막의 증착 전처리 공정으로 소정의 조건에서 NH3열처리를 실시함과 아울러, 일정두께 이하의 얇은 질화막을 증착하여 Ta2O5막 증착후 산소 소소 공급을 위한 고온 처리시 발생하는 하부전극의 산화를 방지함으로써, 캐패시터의 전기적 특성을 향상시킬 수 있고, 동일 시스템에서의 전처리와 Ta2O5막을 증착할 수 있어 소자의 제조공정 수율을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 있다.
도 1 내지 도 4 는 본 발명의 기술에 따른 반도체 소자의 캐패시터 형성공정 단계를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 비정질 실리콘 3 : 준 안정상태의 폴리실리콘(MPS)
5 : Ta2O5막 7 : 상부전극
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 선택적 MPS 를 이용한 캐패시터를 형성하기 위해 캐패시터의 하부전극을 비정질 실리콘으로 형성하는 단계와, 선택적 MPS를 성장시킨 후, 자연 산화막을 제거하기 위한 크리닝을 실시하는 단계와, Ta2O5막을 증착하기 전, 하부전극의 상부에 질화층을 형성하는 단계와, 질화층의 결함을 줄이기 위한 산화 공정을 실시하는 단계와, 상기 산화처리된 질화막위에 Ta2O5막을 증착한 후, 후처리를 실시하는 단계와, Ta2O5막의 상부에 상부전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명의 캐패시터 형성방법에 대해 상세히 설명한다.
도 1 내지 도 4 는 본 발명의 캐패시터 형성 공정단계를 도시한 단면도이다.
도 1을 참조하면, 참고로 캐패시터 하부전극의 형태로는 스택(Stack)구조, 실린더 구조, 핀(Fin) 구조, 트렌치(Trench) 구조 등의 다양한 형태가 있으나, 본 도면에서는 구체적인 캐패시터의 모양을 도시하지 않고 단순한 평면 형상으로 도시한다.
먼저, 선택적 MPS 를 이용한 캐패시터를 형성하기 위해 하부전극(1)을 형성하기 위해 비정질 실리콘을 증착한다.
이때 상기 하부전극(1)을 비정질 실리콘으로 형성하되, 이중구조의 비정질 실리콘층으로 형성할 수 있다. 이는 자연 산화막(Native Oxide) 제거시 사용되는 크리닝액, 예컨데 H3PO4+RCA(NH4OH+Hcl) 액을 이용한 크리닝시 폴리실리콘의 파손을 방지하기 위함이다.
그 다음 도 2를 참조하면, 실리콘의 원자 이동에 의한 선택적 MPS(3)를 성장시킨다. 이후 정전용량의 감소를 방지하기 위하여 PH3처리를 실시한다. 그리고 자연 산화막을 제거하기 위해 크리닝을 실시한다. 이때 상기 크리닝시 H3PO4+RCA(NH4OH+Hcl) 의 크리닝액을 이용한다.
도 3을 참조하면, Ta2O5막을 증착하기 전, 질화층(도시하지 않음)을 형성한다. 이때, 상기 질화층(을 형성하기 위해 먼저, 일정압력, 예컨데 1∼3Torr의 고압에서 NH3가스를 이용한 고온 열처리를 저압 화학기상증착(Low Pressure Chemical Vapor Deposition ; 이하 'LPCVD' 라 함) 시스템 방법으로 진행한다. 이 방법은 하부전극인 실리콘(1)상에 Si-N 본드를 형성하는 것으로 RTP 처리보다는 우수한 산화방지 특성을 가진다.
다음, NH3/DCS 가스를 이용하여 일정압력, 예컨데 1∼2 Torr 정도의 압력에서 Si3N4질화막을 약 20Å 이하로 얇게 증착한다. 상기 방법에서 질화막의 두께가 두꺼우면 정전용량이 감소하므로 가능한 얇은 두께인 20Å 이하로 하는 것이다.
한편, 상기 질화층을 형성하기 위한 상기 2가지의 방법은 배치 퍼너스 타입(batch Furnace type)과 싱글 웨이퍼 챔버 타입(Single wafer Chamber type)이 있는데, 그 중에서도 싱글 웨이퍼 챔버 타입은 전처리 공정, 즉 NH3가스를 이용하거나 Si3N4질화막을 얇게 증착하는 공정과 Ta2O5막 증착공정을 동일한 시스템에서 진행할 수 있어 제조공정 수율을 향상시킬 수 있다. 즉, 싱글 웨이퍼 챔버 타입은 동일한 시스템내에 2개의 챔버를 장착하여 질화 전처리 공정 및 Ta2O5막 증착공정을 순차적으로 진행시켜 생산성을 향상시킬 수 있는 것이다.
그 다음, Ta2O5막 증착전 질화막의 결함을 줄이고 또한 신뢰성을 개선하기 위해 산화(Oxidation) 공정을 실시한다. 상기 산화 공정은 0.5∼1.0 Torr, 850℃, 산소 분위기에서 적정시간동안 실시한다.
도 4를 참조하면, Ta2O5막(5)을 증착한 후 후처리를 실시한다. 이때, 후처리 공정은 Ta2O5막내의 산소결핍을 보충하고, 누설원류의 원인인 탄소와 수소를 제거하기 위함이다.
다음 상기 Ta2O5막(5)의 상부에 상부전극(7)을 형성한다.
따라서, 상술한 바와 같이 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 하부전극인 실리콘의 산화를 방지하여 유전율이 낮은 산화막 성장을 억제하여 정전용량을 증가시키고, 인이 도핑된 하부전극의 상부 산화를 방지하여 정전용량의 감소를 방지할 수 있고, 캐패시터의 전기적 특성을 향상시켜 소자의 제조공정 수율을 향상시키며, 또한 동일한 시스템에서 전처리 공정과 Ta2O5막 증착공정을 진행할 수 있어 생산성을 향상시킬 수 있다.

Claims (5)

  1. 반도체 소자의 캐패시터 형성방법에 있어서,
    선택적 MPS 를 이용한 캐패시터를 형성하기 위해 캐패시터의 하부전극을 비정질 실리콘으로 형성하는 단계;
    선택적 MPS를 성장시킨 후, 자연 산화막을 제거하기 위한 크리닝을 실시하는 단계;
    상기 하부전극의 상부에 질화층을 형성하는 단계;
    상기 질화층의 결함을 줄이기 위한 산화 공정을 실시하는 단계;
    상기 산화처리된 질화막위에 Ta2O5막을 증착한 후, 후처리를 실시하는 단계; 및
    상기 Ta2O5막의 상부에 상부전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 하부전극을 형성하는 비정질 실리콘은 이중구조의 비정질실리콘층으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 질화층을 형성하기 위해, 1∼3Torr의 압력에서 NH3가스를 이용한 고온 열처리를 LPCVD 시스템 방법으로 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서,
    상기 질화층을 형성하기 위해 NH3/DCS 가스를 이용하되, 1∼2 Torr 의 압력에서 Si3N4질화막을 약 10∼20Å 의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서,
    상기 질화층의 결함을 줄이기 위한 산화 공정은, 0.5∼1.0 Torr, 850℃, 산소 분위기에서 일정시간동안 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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