KR20070028687A - 반도체소자의 이중 게이트 형성 방법 - Google Patents
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Abstract
본 발명인 반도체소자의 이중게이트 형성 방법은, n+형 모스영역 및 p+형 모스영역을 갖는 반도체 기판 위에 제1 절연막을 형성하는 단계와, 제1 절연막 위에 n+형으로 도핑된 제1 게이트도전막을 형성하는 단계와, 제1 게이트도전막 및 제1 절연막을 선택 식각하여 반도체 기판의 p+형 모스영역을 노출시키는 단계와, 노출된 반도체 기판 및 제1 게이트도전막 위에 산화막 및 질화막이 순차 적층되어 이루어진 이중구조의 제2 절연막을 형성하는 단계와, 제2 절연막 위에 p+형으로 도핑된 제2 게이트도전막을 형성하는 단계와, 제1 게이트도전막의 상부표면이 노출되도록 평탄화공정을 수행하는 단계와, 제1 게이트도전막 및 제2 게이트도전막을 게이트패터닝 하여 이중게이트를 형성하는 단계를 포함한다.
NMOS, PMOS, 이중게이트
Description
도 1 내지 도 3은 종래기술에 따른 반도체소자의 이중게이트 형성 방법을 설명하기 위해 나타내보인 단면도들이다.
도 4 내지 도 8은 본 발명에 따른 반도체소자의 이중게이트 형성 방법을 설명하기 위해 나타내보인 단면도이다.
-도면의 주요부분에 대한 부호의 설명-
400 : 반도체 기판 405 : 제1 절연막
410 : 제1 게이트도전막 415 : 감광막 패턴
420 : 제2 절연막 430 :제2 게이트도전막
440 : n+형 게이트 450 : p+형 게이트
본 발명은 반도체소자의 형성 방법에 관한 것으로서, 보다 상세하게는 이중게이트에서 보론 이온이 반도체 기판 내부로 확산되는 것을 방지하기 위한 반도체 소자의 이중게이트 형성 방법에 관한 것이다.
일반적으로 Buride Channel PMOS transistor에서 n+형 게이트 PMOS는 N-Well 내 반도체 기판 표면 하부에 보론 이온을 카운터 도핑(count dopping)하여 문턱전압을 조절하고, 그 위에 n+형 게이트를 형성하고 있다. 그러나 반도체소자의 고집적화로 인해 도핑하는 보론 이온의 농도 또한 증가하게 되었다. 이에 따라 전기장(electric field)이 증가하여 바이어스를 인가하지 않아도 누설전류(leakage current)가 증가하게 되며, 이는 소자를 열화시킨다는 문제가 있다. 이에 따라 최근 반도체소자의 고집적화로 줄어들고 있는 채널의 길이를 증가시키기 위해 Buride Channel PMOS transistor를 Surface Channel PMOS Transistor로 전환하고 있으며, 이를 위해 필수적인 p+형 게이트를 형성하기 위해 NMOS와 PMOS를 동시에 구현할 수 있는 이중게이트를 형성하여 사용하고 있다.
도 1 내지 도 3은 종래기술에 따른 반도체소자의 이중게이트 형성 방법을 설명하기 위해 나타내보인 단면도들이다.
먼저 도 1을 참조하면, n+형 모스영역 및 p+형 모스영역을 갖는 반도체 기판(100) 위에 게이트절연막(110)으로 산화막을 형성하고, 그 위에 게이트도전막(120a,120b)을 형성한다. 게이트도전막은(120a,120b), 도핑되지 않은 폴리실리콘막(poly silicon)을 사용하여 형성한다. 다음에 게이트도전막(120a,120b) 위에 제1 감광막 패턴(125)을 형성하여 n+형 모스영역의 제1 게이트도전막(120a) 표면을 노출 시킨다. 다음에 인(phosphorus) 이온주입공정을 수행하여 노출된 게이트도전막 위에 인 이온을 주입한다.
다음에 도 2를 참조하면, 제1 감광막 패턴(125)을 제거한 다음에 인 이온이 주입된 게이트도전막(120a) 위에 제2 감광막 패턴(130)을 형성하여 p+형 모스영역의 제2 게이트도전막(120b)의 표면을 노출시킨다. 다음에 보론(born) 이온주입공정을 수행하여 노출된 게이트도전막(120b) 위에 보론 이온을 주입한다.
다음에 도 3을 참조하면, 제2 감광막 패턴(130)을 제거한 다음에 상기 결과물에 급속열처리공정(RTA; Rapid Thermal Anneal)을 수행한다. 급속열처리공정을 수행하게 되면, 제1 게이트도전막(120a) 및 제2 게이트도전막(120b)내에 불규칙하게 주입되어 있는 인 이온 및 보론 이온이 제1 및 제2 게이트도전막(120a,120b) 내로 확산되어 전기적으로 활성화 된다. 다음에 인 이온 및 보론 이온이 주입된 제1 및 제2 게이드도전막(120a,120b) 및 게이트절연막(110)을 순차 식각하여 n+형 게이트(141) p+형 게이트(143)로 이루어진 이중게이트(145)를 형성한다.
이와 같이 종래기술에 의해 형성된 이중게이트(145)는, NMOS와 PMOS를 동시에 구현하기 때문에 소자의 전류 양을 2배 이상 흐를 수 있게 할 수 있을 뿐만 아니라, 게이트에 흐르는 누설전류를 줄여 소비전력을 개선할 수 있다는 이점이 있다. 그러나, 이중게이트를 형성하기 위한 과정 중, 급속열처리공정에서 인 이온 및 보론 이온, 특히 인 이온보다 확산계수가 큰 보론 이온이 게이트도전막 내에서 불균일하게 재배치되거나 또는 게이트절연막의 열화로 인해 기판 내부로 확산되어 트 랜지스터 특성불량의 원인이 된다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 이중게이트에서 보론 이온이 반도체 기판 내부로 확산되는 것을 방지하기 위한 반도체소자의 이중게이트 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 이중게이트 형성방법은, n+형 모스영역 및 p+형 모스영역을 갖는 반도체 기판 위에 제1 절연막을 형성하는 단계; 상기 제1 절연막 위에 n+형으로 도핑된 제1 게이트도전막을 형성하는 단계; 상기 제1 게이트도전막 및 제1 절연막을 선택 식각하여 반도체 기판의 p형 모스영역을 노출시키는 단계; 상기 노출된 반도체 기판 및 제1 게이트도전막 위에 산화막 및 질화막이 순차 적층되어 이루어진 이중구조의 제2 절연막을 형성하는 단계; 상기 제2 절연막 위에 p+형으로 도핑된 제2 게이트도전막을 형성하는 단계; 상기 제1 게이트도전막의 상부표면이 노출되도록 평탄화공정을 수행하는 단계; 상기 제1 게이트도전막 및 제2 게이트도전막을 게이트패터닝 하여 이중게이트를 형성하는 단계를 포함한다.
상기 제1 게이트도전막은, 저압화학기상증착 방법을 사용하여 인이 도핑된 폴리실리콘막으로 형성할 수 있다.
상기 제2 게이트도전막은, 저압화학기상증착 방법을 사용하여 보론이 도핑된 폴리실리콘막으로 형성할 수 있다.
상기 산화막은, 열공정을 수행하여 형성할 수 있다.
상기 질화막은, 저압화학기상증착 방법을 사용하여 형성할 수 있다.
이하 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 도면에서 여러층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 부호를 붙였다.
도 4 내지 도 8은 본 발명에 따른 반도체소자의 이중게이트 형성 방법을 설명하기 위해 나타내보인 단면도이다.
먼저 도 4를 참조하면, n+형 모스영역 및 p+형 모스영역을 갖는 반도체 기판(400)을 산화방식의 로(Furnace) 내에 로딩한 다음에 열을 가하여 제1 절연막(405)을 형성한다. 제1 절연막(405)은, 산화막으로 형성할 수 있다. 다음에 제1 절연막(405) 위에 n+형으로 도핑된 제1 게이트도전막(410)으로 인(phosphorus)이 도핑된 폴리실리콘막(poly silicon)을 형성한다. 제1 게이트도전막(410)을 형성하는 방법에는 제한이 없으나, 본 발명에서는 저압화학기상증착 방법(LPCVD; Low Pressure Chemical Vapor Deposition)을 사용한다.
보다 상세하게는, 제1 절연막(405)이 형성된 결과물을 저압화학기상증착 반응장치 내에 로딩한다. 다음에 사일렌(SiH4) 및 PH3 반응가스를 흘려준다. 그러면 제1 절연막(405) 위에 제1 게이트도전막(410) 박막층이 증착된다. 이때 저압화학기 상증착 반응장치의 온도는 대략 490~530℃로 하고, 압력은, 대략 0.5~1.5Torr로 하여 대략 950~1500Å 두께로 제1 게이트도전막(410)을 형성한다. 이와 같이 저압화학기상증착 방법을 사용하면 제1 게이트도전막(410) 내에서 인 이온의 농도구배가 발생하지 않으며, 균일한 두께의 제1 게이트도전막(410)을 형성할 수 있다.
다음에 도 5를 참조하면, 제1 게이트도전막(410) 위에 p+형 모스영역을 노출시키는 감광막 패턴(415)을 형성한다. 다음에 감광막 패턴(415)을 식각마스크로 제1 게이트도전막(410) 및 제1 절연막(405)을 순차적으로 건식식각(dry etch)하여 p+형으로 도핑된 제2 게이트도전막이 형성될 반도체 기판(400)의 표면을 노출시킨다.
다음에 도 6을 참조하면, 감광막 패턴(415)을 제거한 다음에 노출된 반도체 기판(400) 및 식각되고 남은 제1 도전막(410) 위에 이중구조의 제2 절연막(420)을 형성한다. 이중구조의 제2 절연막(420)은, 산화막(423) 및 질화막(425)이 순차 적층되어 이루어진다.
이를 형성하기 위해서는 먼저 감광막 패턴(415)이 제거된 도 5의 구조체를 산화방식의 로 내에 로딩하고, 열을 가하여 산화막(423)을 형성한다. 다음에 산화막(423)이 형성된 구조체를 저압화학기상증착 반응장치 내에 로딩한다. 다음에 이염화실란(SiH2cl2) 및 암모니아(NH3) 반응가스를 흘려준다. 그러면 산화막(423) 위에 질화막(425) 박막층이 형성된다. 이때 저압화학기상증착 반응장치의 온도는 대략 670~730℃로 하고, 압력은, 대략 0.5~2.0Torr로 하여 대략 45~55Å 두께로 질화막(425)을 형성한다.
상기한 바와 같은 제조과정을 거쳐 형성된 이중구조의 제2 절연막, 즉 산화막(423) 및 질화막(425)은, 산화막(423)의 상부에 형성된 질화막(425)이 후속의 열공정을 수행하는 동안 확산계수가 큰 보론 이온이 기판 내부 등으로 확산되는 것을 방지하는 역할을 수행하기 때문에 트랜지스터가 열화되는 현상을 억제할 수 있다.
다음에 도 7을 참조하면, 이중구조로 이루어진 제2 절연막(420) 위에 제2 게이트도전막(430)으로 보론이 도핑된 폴리실리콘막을 형성한다. 제2 게이트도전막(430)을 형성하는 방법에는 제한이 없으나 본 발명에서는 제2 게이트도전막(410) 형성 방법과 동일한 저압화학기상증착 방법을 사용하여 형성한다.
보다 상세하게는, 도 6의 구조체를 저압화학기상증착 반응장치 내에 로딩한다. 다음에 사일렌(SiH4) 및 BH5 반응가스를 흘려준다. 그러면 제2 절연막(420) 위에 제2 게이트도전막(430) 박막층이 증착된다. 이때 저압화학기상증착 반응장치의 온도는 대략 490~530℃로 하고, 압력은, 대략 0.5~1.5Torr로 하여 대략 950~1500Å 두께로 P+형 게이트도전막을 형성한다.
다음에 도 8을 참조하면, 제1 게이트도전막(410)의 상부표면이 노출되도록 제2 게이트도전막(430) 및 이중구조의 제2 절연막(420), 즉 질화막(425) 및 산화막(423)을 평탄화, 예컨대 화학적기계적연마공정(CMP; Chemical Mechanical Polishing)한다. 다음에 제1 게이트도전막(410) 및 제2 게이트도전막(430)을 게이트 패터닝(patterning) 하여 제1 절연막(405)인 산화막 및 제1 게이트도전막(410)으로 이루어진 n+형 게이트(440)와 이중구조인 제2 게이트용 절연막(420) 및 제2 게 이트도전막(430)으로 이루어진 p+형 게이트(450)를 형성한다.
상술한 바와 같이, 본 발명에 따른 반도체소자의 이중게이트 형성 방법을 적용하게 되면, 이중구조의 P+형 게이트용 절연막 중 특히 질화막이 후속의 열공정에서 보론 이온이 기판 내부로 확산되는 것을 방지하는 역할을 하기 때문에 트랜지스터가 열화되는 현상을 방지할 수 있다.
또한 농도구배가 없는 저압화학기상증착 방법을 사용하여 N+형 게이트도전막 및 P+형 게이트도전막을 형성하기 때문에 농도가 균일하고 안정적인 이중게이트를 형성할 수 있다.
또한 산화막(423) 및 질화막(425)으로 이루어진 이중구조의 제2 절연막에서 산화막(423)의 유전상수가 기존의 대략 3.8~3.9 보다 높은 대략 6.5~7.5이기 때문에 소자의 누설전류와 항복전계에 대한 저항성을 강화시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리보호범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량형태 또한 본 발명의 권리보호 범위에 속하는 것이다.
Claims (5)
- n+형 모스영역 및 p+형 모스영역을 갖는 반도체 기판 위에 제1 절연막을 형성하는 단계;상기 제1 절연막 위에 n+형으로 도핑된 제1 게이트도전막을 형성하는 단계;상기 제1 게이트도전막 및 제1 절연막을 선택 식각하여 반도체 기판의 p+형 모스영역을 노출시키는 단계;상기 노출된 반도체 기판 및 제1 게이트도전막 위에 산화막 및 질화막이 순차 적층되어 이루어진 이중구조의 제2 절연막을 형성하는 단계;상기 제2 절연막 위에 p+형으로 도핑된 제2 게이트도전막을 형성하는 단계;상기 제1 게이트도전막의 상부표면이 노출되도록 평탄화공정을 수행하는 단계;상기 제1 게이트도전막 및 제2 게이트도전막을 게이트패터닝 하여 이중게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 이중게이트 형성 방법.
- 제1항에 있어서,상기 제1 게이트도전막은, 저압화학기상증착 방법을 사용하여 인이 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 이중게이트 형성 방법.
- 제1항에 있어서,상기 제2 게이트도전막은, 저압화학기상증착 방법을 사용하여 보론이 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 이중게이트 형성 방법.
- 제1항에 있어서,상기 산화막은, 열공정을 수행하여 형성하는 것을 특징으로 하는 반도체소자의 이중게이트 형성 방법.
- 제1항에 있어서,상기 질화막은, 저압화학기상증착 방법을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 이중게이트 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050080213A KR20070028687A (ko) | 2005-08-30 | 2005-08-30 | 반도체소자의 이중 게이트 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050080213A KR20070028687A (ko) | 2005-08-30 | 2005-08-30 | 반도체소자의 이중 게이트 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070028687A true KR20070028687A (ko) | 2007-03-13 |
Family
ID=38101194
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| KR1020050080213A KR20070028687A (ko) | 2005-08-30 | 2005-08-30 | 반도체소자의 이중 게이트 형성 방법 |
Country Status (1)
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|---|---|
| KR (1) | KR20070028687A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100805697B1 (ko) * | 2006-10-09 | 2008-02-21 | 주식회사 하이닉스반도체 | 듀얼게이트를 구비한 반도체소자의 제조 방법 |
-
2005
- 2005-08-30 KR KR1020050080213A patent/KR20070028687A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100805697B1 (ko) * | 2006-10-09 | 2008-02-21 | 주식회사 하이닉스반도체 | 듀얼게이트를 구비한 반도체소자의 제조 방법 |
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