KR20050106711A - 게이트 구조물 및 트랜지스터의 제조 방법 - Google Patents

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Abstract

질화막이 적층된 게이트 산화막의 재 산화효과를 향상시키는 반도체 장치의 게이트 구조물 및 트랜지스터의 제조 방법이 개시되어 있다. 상술한 게이트 구조물은 기판 상에 산화막 및 질화막이 적층된 복합 절연막을 형성한 후 상기 복합막 상에 게이트 전극을 형성한다. 이후 상기 게이트 전극으로 인해 노출된 복합 절연막을 습식 식각하여 게이트 전극의 하단부 에지를 노출시킨 후 상기 게이트 전극이 형성된 기판을 큐어링함으로서 형성된다. 이와 방법은 상기 게이트 전극의 하단부의 옥시테이션 효과를 극대화하여 반도체 소자의 리프레쉬 특성을 향상시킬 수 있다.

Description

게이트 구조물 및 트랜지스터의 제조 방법{METHOD OF MANUFACTURING A GATE STRUCTURE AND TRANSISTOR}
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 게이트 전극의 게이트 산화막 큐어링 공정을 개선할 수 있는 반도체 장치의 게이트 구조물 및 트랜지스터의 제조 방법에 관한 것이다.
최근의 반도체 장치는 NMOS 트랜지스터와 PMOS 트랜지스터를 함께 구비하는 CMOS(complementary metal-oxide-semiconductor) 구조를 포함한다. 상기 CMOS 구조의 반도체 장치는 낮은 소모 전력, 빠른 동작 속도, 우수한 노이즈 마진(noise margin) 및 우수한 동작 특성 등의 많은 장점을 갖는다.
디램(DRAM) 반도체 장치에서도 상술한 특성 때문에 주변회로에 CMOS 구조를 적용하고 있다. 그리고, 통상적으로 디램(DRAM) 반도체 장치에서는 N+ 다결정 실리콘을 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 전극 물질로 사용한다. 이러한 방법을 싱글(single) 게이트 기술이라 한다.
그러나, 싱글(single) 게이트 기술은 PMOS 트랜지스터 부분에는 베리드 채널 트랜지스터(buried channel transistor)로써 NMOS 트랜지스터 부분의 표면 채널 트랜지스터(surface channel transistor)에 비하여 상대적으로 높은 문턱 전압(threshold voltage, VT)을 나타내고 있다.
이러한 문턱 전압의 차는 현재의 통상적인 디램(DRAM) 반도체 장치에서는 문제가 되지 않으나, 더 낮은 전력(low power) 소모를 요구하는 디램(DRAM) 반도체 장치에서는 해결되어야 할 문제이다.
이를 해결하기 위한 방안으로써, N+ 다결정 실리콘을 NMOS 트랜지스터의 게이트 전극 물질로 사용하고 P+ 다결정 실리콘을 PMOS 트랜지스터의 게이트 전극 물질로 사용하는 듀얼 게이트 기술이 제안되고 있다. P+ 다결정 실리콘을 PMOS 트랜지스터의 게이트 전극 물질로 사용할 경우, NMOS 트랜지스터 및 PMOS 트랜지스터 모두에서 표면 채널 트랜지스터(surface channel transistor)로서 작용하여 문턱 전압이 낮게 된다.
반면에, P+ 다결정 실리콘을 PMOS 트랜지스터에 적용할 경우에, 게이트 전극의 물질인 P+ 다결정 실리콘에 주입된 보론의 확산도(diffusivity)가 매우 크기 때문에, 후속의 공정에서 제공되는 열에 의하여 채널 영역으로 보론이 확산 침투되어 채널 이동도를 떨어뜨리고 결국에 전류전달 용량(current driving capability)을 떨어뜨린다.
이러한 보론의 확산 침투 현상을 억제하기 위하여 게이트 산화막 표면을 질화시켜 질화막을 형성함으로 해결하고 있는 실정이다.
한편, 게이트 전극을 형성하기 위한 건식 공정을 수행할 경우에, 상기 건식 식각에 의해 게이트 전극, 상기 게이트 전극에 의하여 노출된 게이트 산화막의 에지부 및 반도체 기판의 표면은 통상적으로 데미지(damage)가 발생한다. 이 결과로 게이트 산화막의 품질이 떨어지고 디램 장치의 리프레시(reflesh) 특성이 열화된다.
이를 해결하기 위하여 상기 데미지(damage)를 큐어링(curing)하기 위해 산화 공정을 수행하는 것이 바람직하다. 이러한 산화 공정을 '게이트 다결정 실리콘 재산화 공정(gate polysilicon reoxidation process)'이라고 한다. 상기의 재산화 공정은 통상적으로 건식 산화 공정 또는 습식 산화 공정으로 수행된다.
그러나, 상기 게이트 절연막을 재산화 공정은 질화막에 의해 상기 게이트 절연막 측부에서 재 산화효율이 감소된다. 이러한 게이트 산화막의 재산화율의 감소는 게이트 산화막의 질을 떨어트리고, 디램 소자의 리프레시(reflesh) 특성을 열화시킨다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 질화막이 적층된 게이트 산화막 에지부의 재 산화율을 증가시키는 게이트 구조물의 제조방법을 제공하는데 있다.
또한, 상술한 문제점을 해결하기 위한 본 발명의 목적은 질화막이 적층된 게이트 산화막 에지부의 재 산화율을 증가시키는 트랜지스터의 제조방법을 제공하는데 있다.
상술한 본 발명의 목적을 달성하기 위한 본 발명의 게이트 구조물 제조 방법은 (a) 기판 상에 산화막 및 질화막이 적층된 복합 절연막을 형성하는 단계; (b) 상기 복합 절연막 상에 게이트 전극을 형성하는 단계; (c) 상기 게이트 전극으로 인해 노출된 복합 절연막을 습식식각하여 게이트 전극의 하단부 에지를 노출시키는 단계; 및 (d) 상기 게이트 전극이 형성시 손상된 기판 및 산화막을 큐어링하기 위해 상기 결과물을 재 산화시키는 단계를 포함한다.
또한, 상술한 본 발명의 다른 목적을 달성하기 위한 본 발명의 게이트 구조물 제조 방법은 (a) 기판 상에 산화막 및 질화막이 적층된 복합 절연막을 형성하는 단계; (b) 상기 복합막 상에 게이트 전극을 형성하는 단계; (c) 상기 게이트 전극으로 인해 노출된 질화막을 습식식각하여 게이트 전극의 하단부 에지를 노출시키는 단계; (d) 상기 게이트 전극이 형성시 손상된 기판 및 산화막을 큐어링하기 위해 상기 결과물을 재 산화시키는 단계; 및 (e) 상기 재 산화된 게이트 전극에 노출된 기판의 표면 아래로 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함한다.
상술한 방법은 질화막이 적층된 게이트 산화막 및 그 하부층인 반도체 기판에 발생한 데미지를 충분히 큐어링시킬 수 있어 양질의 게이트 산화막 및 리프레시 특성이 우수한 게이트 구조물 및 트랜지스터를 형성할 수 있다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예를 통하여 보다 상세하게 설명한다.
실시예 1
도 1 내지 도 5는 본 발명의 실시예 1에 따른 PMOS 트랜지스터의 게이트 구조물의 형성방법을 설명하기 위한 공정 단면도들이다.
도 1에 도시된 바와 같이, p형 불순물이 도핑된 반도체 기판(10)에 n형 불순물이 도핑된 n-웰을 형성한다. 이어서, 반도체 기판(10)의 상부(또는 표면부위)에 액티브 영역의 레이아웃을 정의하는 필드 영역인 소자분리막(12)을 형성한다. 상기 소자분리막(12)은 STI(shallow trench isolation) 공정을 수행하여 형성하는 것이 바람직하고, 상기 반도체 기판은 실리콘 기판인 것이 바람직하다.
이어서, 상기 소자 분리막(12)이 형성된 반도체 기판에 산화막(14)을 형성한다. 이를 구체적으로 설명하면, 상기 산화막(14)은 반도체 기판(10)을 급속 열산화(rapid thermal oxidation), 퍼니스 열산화(furnace thermal oxidation) 또는 플라즈마 산화(plasma oxidation)법에 의해 형성할 수 있다.
예를 들면, 급속 열산화법에 의하면, 수 Torr의 가스 압력을 유지하고 기판의 온도를 800 내지 950℃까지 올려 10 내지 30초간 유지하여 상기 반도체 기판(10)의 표면부위를 산화시켜서 상기 산화막(14)을 형성한다. 가열은 텅스텐 할로겐 램프 또는 아크 램프로부터의 적외선광을 이용한다.
도 2에 도시된 바와 같이 상기 산화막(14)의 표면을 질화(Nitridation)시켜 상기 산화막(14)의 표면을 산질화막(16)으로 형성(개질)하였다. 이로 인해, 게이트 산화막(14a) 및 산질화막(16)이 적층된 복합 절연막(18)이 형성된다.
여기서, 상기 산질화막(16)은 상기 산화막(14)이 형성된 기판을 380 내지 450℃가열시킨 후, 플라즈마 상태로 여기된 N2 또는 NH3의 이온 및 라디칼이 상기 산화막 표면에 주입됨으로 형성된다. 이때, 상기 산화막(14)의 표면이 질소의 침투에 의해 산질화막(16)으로 변형된 것이다.
또한, 산질화막(16)은 산화막(14)을 NO 가스 또는 N2O 가스가 제공되는 분위기 하에서 어닐링(ANNEALING)을 수행하여 형성할 수 있다.
도 3에 도시된 바와 같이 게이트 산화막(14a) 및 산질화막(16)을 포함하는 복합 절연막(18)이 형성된 반도체 기판(10) 상에 도전층(20) 및 게이트 전극의 레이아웃을 정의하는 하드마스크(22)를 순차적으로 형성한다.
상기와 같은 복합 절연막(18)은 이후 게이트 전극(도시하지 않음)을 형성할 때 도전층(20)인 폴리실리콘에 도핑된 도펀트가 반도체 기판(10)의 채널영역으로 빠져나가는 것을 방지하는 역할을 한다. 이로, 인해 폴리 게이트(게이트 전극)의 결핍 효과(PolyGate Depletion Effect; PDE) 및 문턱전압의 변동(Vth Fluctuation)을 방지할 수 있다.
도 4에 도시된 바와 같이 상기 하드마스크(22)를 식각마스크로 이용하여 상기 하드마스크(22)에 노출된 도전층(20)을 건식 식각함으로서 게이트 전극(20a)을 형성한다.
이때, 상기 건식 식각에 의하여 게이트 전극(20a)의 일부분과 게이트 전극 하부의 복합 절연막(18) 및 반도체 기판(10)에 손상(damage)이 발생한다. 이러한 손상(damage)은 복합 절연막(18)의 게이트 산화막(14a)의 질을 떨어뜨리고, 반도체 기판(10)에서 누설전류를 발생시켜 반도체 소자의 리프레시 특성을 열화시킨다.
도 5에 도시된 바와 같이 상기 게이트 전극(20a)의 형성으로 인해 노출된 복합 절연막의 산질화막(16)을 습식식각하여 게이트 전극의 하단부 에지(A)를 노출시킨다.
상기 에지(A)가 노출되도록 상기 복합 절연의 산질화막(16)을 습식 식각하는 방법은 먼저, 인산을 포함하는 식각액을 게이트 전극(20a)이 형성된 기판에 제공한다. 이로 인해, 상기 게이트 전극(20a)에 노출된 산질화막(18)은 상기 식각액에 포함된 인산과 반응하여 제거된다. 이후, SC1 세정액을 이용하여 세정공정을 더 수행한다. 상기 식각액은 불산을 더 포함하는 것이 바람직하다.
이때 상술한 습식식각 공정으로 상기 게이트 전극에 노출된 복합 절연막의 산질화막(16) 및 게이트 산화막(14a)의 일부가가 등방성 식각됨으로 인해 상기 게이트 전극 하부에 존재하는 복합절연막은 양측부는 과식각되어 리세스된 복합절연 패턴(18a)으로 형성된다. 복합절연 패턴(18a)은 산질화 패턴(도시하지 안음) 및 게이트 산화 패턴(도시하지 않음)을 포함한다.
따라서 하드마스크(22), 게이트 전극(20a), 복합절연 패턴(18a)을 포함하는 게이트 구조물(24)은 상기 복합 절연패턴(18a)의 양측부에 리세스로 인해 게이트 전극의 하단부 에지가 노출시키는 구조를 갖는다.
여기서 상기 게이트 전극의 하단부 에지가 노출되도록 상기 복합 절연막을 등방성 식각하는 이유는, 이후 게이트 전극(20a)이 형성된 반도체 기판(10)의 손상을 큐어링하는 공정시 상기 게이트 전극(20a)의 하단부 에지의 게이트 산화막의 리옥시데이션 효과를 증대시키기 위해서이다.
도 6에 도시된 바와 같이, 상기 리세스된 복합 절연패턴(18a)으로 상기 게이트 전극의 하단부 에지가 노출된 구조를 갖는 게이트 구조물(24)이 형성된 기판의 손상을 큐어링하기 위하여 상기 기판을 산화시킨다. 이를 소위 '게이트 다결정 실리콘 재산화 공정(gate polysilicon reoxidation process)' 이라고 한다.
이로써, 게이트 전극(20a)의 표면이 산화되고, 상기 복합 절연 패턴의 게이트 산화막이 큐어링 되고, 반도체 기판(10)의 표면이 LOCOS(local oxidation of silicon)처럼 산화된다. 즉 게이트 전극, 기판의 표면에 재 산화막(26)이 형성된다. 이로 인해 게이트 전극(20a) 형성시 손상된 게이트 산화막의 질을 향상시키고, 반도체 기판(10)을 큐어링하여 누설전류 발생을 억제하여 리프레시 특성을 향상시킨다.
실시예 2
도 7 내지 도 12는 본 발명의 실시예 1에 따른 PMOS 트랜지스터의 게이트 구조물의 형성방법을 설명하기 위한 공정 단면도들이다.
도 7에 도시된 바와 같이, 반도체 기판(110)에 액티브 영역의 레이아웃을 정의하는 필드 영역인 소자분리막(112)을 형성한다. 이어서, 상기 소자 분리막(112)이 형성된 반도체 기판(110)에 게이트 산화막(114)을 형성한다. 상기 소자분리막(112) 및 게이트 산화막(114) 형성공정을 상기 실시예 1에서 상세히 기재하였기 때문에 중복을 피하기 위해 생략한다.
도 8에 도시된 바와 같이, 상기 게이트 산화막(114) 상에 실리콘 질화막(116)을 형성하여 게이트 산화막(114) 및 실리콘 질화막(116)이 적층된 복합 절연막(218)을 형성한다.
상기 실리콘 질화막(116)은 원자층 증착(atomic layer deposition ;ALD) 또는 저압화학기상 증착(low pressure chemical vapor deposition ;LPCVD) 방법을 이용하여 형성한다. 원자층 증착 또는 저압화학기상 증착방법에서는, 실리콘 소스로는 SiH4, SiCl2H2, SiCl4 중에서 선택된 하나를 사용하고, 질소 소스로는 N2, NH3, N2O 중에서 선택된 하나를 사용하는 것이 바람직하다.
도 9에 도시된 바와 같이, 상기 복합 절연막(118)이 형성된 반도체 기판(110) 상에 도전층(124) 및 게이트 전극의 레이아웃을 정의하는 하드마스크(126)를 순차적으로 형성한다.
상기 도전층(114)은 불순물인 보론(B)이 주입된 P+ 다결정 실리콘막(120)과 금속실리사이드막(122)을 순차적으로 형성하는 것이 바람직하다. 상기 P+ 다결정 실리콘막(120)은 저압화학기상 증착(low pressure chemical vapor deposition ;LPCVD) 방법을 이용하여 증착한 후, 붕소 이온을 주입하여 형성한다. 상기 붕소이온의 주입은 다결정 실리콘막을 형성한 후에 붕소(B) 또는 BF2 이온을 이온주입 공정을 수행함으로서 이루어진다. 또한, 다결정 실리콘막이 증착될 때 동시에 형성될 수도 있다.
여기서, 다결정 실리콘막에 보론 이온을 주입하여 P+ 다결정 실리콘막(120)을 형성하는 이유는 PMOS 트랜지스터(도시하지 않음)가 완성된 후에 동작시 게이트 전극 하부의 반도체 기판 표면에 채널을 형성함으로 문턱전압을 낮추기 때문이다.
도 10에 도시된 바와 같이 상기 하드마스크(126)를 식각마스크로 이용하여 상기 하드마스크(126)에 노출된 도전층(124)을 건식 식각함으로서 게이트 전극(124a)을 형성한다.
이때, 상기 건식 식각에 의하여 게이트 전극(124a)과 복합 절연막(118) 및 상기 게이트 전극에 노출된 반도체 기판(110)에 손상(damage)이 발생한다. 이러한 손상(damage)은 게이트 절연막(114)의 질을 떨어뜨리고, 반도체 기판(110)에서 누설전류를 발생시켜 리프레시 특성을 열화를 초래한다.
도 11에 도시된 바와 같이 상기 게이트 전극(124a)의 형성으로 인해 노출된 복합 절연막의 실리콘 질화막(116)을 습식식각하여 게이트 전극의 하단부 에지(A)를 노출시킨다.
상기 에지(A)가 노출되도록 상기 복합 절연의 실리콘 질화막(116)을 습식 식각하는 방법은 먼저, 인산을 포함하는 식각액을 게이트 전극(124a)이 형성된 기판에 제공한다. 이로 인해, 상기 게이트 전극(140a)에 노출된 실리콘 질화막(116)은 상기 식각액에 포함된 인산과 반응하여 제거된다. 이후, SC1 세정액을 이용하여 세정공정을 더 수행한다. 상기 식각액은 불산을 더 포함하는 것이 바람직하다.
이때 상술한 습식식각 공정으로 상기 게이트 전극(124a)에 노출된 복합 절연막의 실리콘 질화막(16) 및 게이트 산화막(114)의 일부가는 등방성 식각된다. 이로 인해 상기 게이트 전극 하부에 존재하는 복합절연막은 양측부는 과식각되어 리세스된 복합절연 패턴(118a)으로 형성된다. 복합절연 패턴(118a)은 실리콘 질화 패턴(도시하지 안음) 및 게이트 산화 패턴(도시하지 않음)을 포함한다.
따라서 하드마스크(126), 게이트 전극(124a), 복합절연 패턴(118a)을 포함하는 게이트 구조물(128)은 상기 복합 절연패턴(118a)의 양측부에 리세스로 인해 게이트 전극의 하단부 에지가 노출시키는 구조를 갖는다.
여기서 상기 게이트 전극의 하단부 에지가 노출되도록 상기 복합 절연막을 등방성 식각하는 이유는, 이후 게이트 전극(124a)이 형성된 반도체 기판(110)의 손상을 큐어링하는 공정시 상기 게이트 전극(124a)의 하단부 에지의 게이트 산화막(114)의 리옥시데이션 효과를 증대시키기 위해서이다.
도 12에 도시된 바와 같이, 상기 리세스된 복합 절연패턴(118a)으로 상기 게이트 전극의 하단부 에지가 노출된 구조를 갖는 게이트 구조물(128)이 형성된 기판의 손상을 큐어링하기 위하여 상기 기판을 산화시킨다. 이를 소위 '게이트 다결정 실리콘 재산화 공정(gate polysilicon reoxidation process)' 이라고 한다.
이로써, 게이트 전극(124a)의 표면이 산화되고, 상기 복합 절연 패턴의 게이트 산화막이 큐어링 되고, 반도체 기판(110)의 표면이 LOCOS(local oxidation of silicon)처럼 산화된다. 즉 게이트 전극, 기판의 표면에 재 산화막(130)이 형성된다. 이로 인해 게이트 전극(124a) 형성시 손상된 게이트 산화막의 질이 향상되고, 반도체 기판(110)을 큐어링하여 누설전류 발생을 억제할 수 있다.
도 13을 참조하면, 재산화 공정이 수행된 게이트 구조물이 형성된 기판(110) 상에 100Å의 두께를 갖는 스페이서용 질화막을 연속적으로 도포한 후, 상기 기판(100)의 상면이 노출되도록 상기 스페이서 질화막을 에치백함으로서 상기 게이트 구조물(128)의 양 측벽에 게이트 스페이서(132)를 형성한다.
이어서, 상기 게이트 스페이서(132)가 형성된 게이트 구조물(128)을 이온주입 마스크로 이용하여 상기 기판(110)의 표면 아래로 불순물을 이온주입함하여 소오스/드레인 영역(134)을 형성한다.
이로써, 질화막이 적층된 게이트 산화막의 질과 리프레시 특성을 향상시킨 디램 장치의 PMOS 트랜지스터를 완성한다.
상기와 같은 본 발명에 따른 방법은 질화막이 적층된 게이트 산화막 및 그 하부층인 반도체 기판에 발생한 데미지를 충분히 큐어링시킬 수 있어 양질의 게이트 산화막 및 리프레시 특성이 우수한 게이트 구조물 및 트랜지스터를 형성할 수 있다.
또한, 상기 질화막으로 인해 게이트 전극의 폴리실리콘에 도핑된 도펀트들이 기판의 채널영역으로 빠져나가는 것을 방지할 수 있어, 폴리게이트의 결핍 효과(Poly Gate Depletion Effect; PDE) 및 문턱전압의 변동(Vth Fluctuation)을 효과적으로 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 내지 도 7은 본 발명의 실시예 1에 따른 반도체 장치의 게이트 구조물의 제조방법을 설명하기 위한 공정 단면도들이다.
도 6 내지 도 12는 본 발명의 실시예 2에 따른 반도체 장치의 트랜지스터의 제조방법을 설명하기 위한 공정 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 소자 분리막
14 : 산화막 14a : 게이트 산화막
16 : 산질화막 18 : 복합 절연막
20 : 도전층 22 : 하드마스크
24 : 게이트 구조물 26 : 재 산화막

Claims (12)

  1. (a) 기판 상에 산화막 및 질화막이 적층된 복합 절연막을 형성하는 단계;
    (b) 상기 복합막 상에 게이트 전극을 형성하는 단계;
    (c) 상기 게이트 전극으로 인해 노출된 질화막을 습식식각하여 게이트 전극의 하단부 에지를 노출시키는 단계; 및
    (d) 상기 게이트 전극이 형성시 손상된 기판 및 산화막을 큐어링하기 위해 상기 결과물을 재 산화시키는 단계를 포함하는 반도체 장치의 게이트 구조물 제조 방법.
  2. 제1항에 있어서, 상기 질화막은 산질화막인 것을 특징으로 하는 게이트 구조물 제조 방법.
  3. 제2항에 있어서, 상기 단계 (a)는
    상기 기판 상에 산화막을 형성하는 단계; 및
    상기 산화막의 표면을 질화성 분위기하에서 질화시켜 상기 산화막 상부를 산질화막으로 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 구조물 제조 방법.
  4. 제1항에 있어서, 상기 질화막은 실리콘 질화막인 것을 특징으로 하는 게이트 구조물 제조방법.
  5. 제4항에 있어서, 상기 단계 (a)는
    상기 기판 상에 산화막을 형성하는 단계; 및
    상기 산화막 상에 실리콘 질화막을 적층하는 단계를 포함하는 것을 특징으로 하는 게이트 구조물의 제조 방법.
  6. 제1항에 있어서, 상기 게이트 전극을 형성하는 단계는,
    상기 복합층 상에 도전층을 형성하는 단계;
    상기 도전층 상에 게이트 전극의 레이아웃을 정의하는 하드 마스크를 형성하는 단계; 및
    상기 하드 마스크에 노출된 도전층을 건식식각하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 구조물의 제조 방법.
  7. 제6항에 있어서, 상기 도전층을 형성하는 단계는
    상기 복합막 상에 불순물이 주입된 다결정 실리콘막을 증착하는 단계; 및
    상기 다결절 실리콘층상에 금속 실리사이드막을 순차적으로 적층하는 단계를 포함하는 것을 특징으로 하는 게이트 구조물의 제조 방법.
  8. 제1항에 있어서, 상기 단계 (c)의 습식식각은 인산을 포함하는 식각액을 사용하는 것을 특징으로 하는 게이트 구조물의 제조 방법.
  9. 제8항에 있어서, 상기 식각액은 불산을 더 포함하는 것을 특징으로 하는 게이트 구조물의 제조 방법.
  10. 제8항에 있어서, 상기 식각공정 이후, SC1 세정액을 이용한 세정공정을 더 수행하는 것을 특징으로 하는 게이트 구조물의 제조 방법.
  11. (a) 기판 상에 산화막 및 질화막이 적층된 복합 절연막을 형성하는 단계;
    (b) 상기 복합막 상에 게이트 전극을 형성하는 단계;
    (c) 상기 게이트 전극으로 인해 노출된 질화막을 습식식각하여 게이트 전극의 하단부 에지를 노출시키는 단계;
    (d) 상기 게이트 전극이 형성시 손상된 기판 및 산화막을 큐어링하기 위해 상기 결과물을 재 산화시키는 단계; 및
    (e) 상기 재 산화된 게이트 전극에 노출된 기판의 표면 아래로 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 장치의 트랜지스터 제조 방법.
  12. 제11항에 있어서, 상기 (d) 단계 이후, 게이트 전극의 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 트랜지스터 제조 방법.
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