KR100685904B1 - Method for fabricating fully silicided gate and semiconductor device having it - Google Patents

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Abstract

A poly silicide gate and a method for manufacturing a semiconductor device having the same are provided to prevent generation of scratches and residues due to a polishing process by excluding the polishing process such as a CMP process. A poly silicon layer(22) is formed on a substrate. A first metal layer(23) is formed on the poly silicon layer. A second metal layer(24) is formed on the first metal layer. A thermal process is performed on the first metal layer and the second metal layer to form the poly silicon layer into a silicide layer. The silicide layer is patterned to form a gate electrode(22b). A gate dielectric is formed between the substrate and the poly silicon layer. After the thermal process, the metal layer remaining on the silicide layer is removed.

Description

풀리 실리사이드 게이트 및 그것을 가진 반도체 소자의 제조 방법{Method for fabricating Fully Silicided Gate and Semiconductor Device having it}Method for fabricating Fully Silicided Gate and Semiconductor Device having it

도 1A 내지 도 1J는 종래 기술에 따른 풀리 실리사이드 게이트 형성 방법의 공정 단면도,1A to 1J are cross-sectional views of a process for forming a pulley silicide gate according to the prior art;

도 2A 내지 도 2I는 본 발명에 따른 풀리 실리사이드 게이트를 가진 반도체 소자의 제조 방법을 설명하는 공정 단면도이다. 2A to 2I are cross-sectional views illustrating a method of manufacturing a semiconductor device having a pulley silicide gate according to the present invention.

* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing

20: 웨이퍼(또는 기판) 21: 게이트 옥사이드       20: wafer (or substrate) 21: gate oxide

22: 폴리 실리콘 층 22a: FUSI 게이트 층       22: polysilicon layer 22a: FUSI gate layer

22b: FUSI 게이트 23,24,26: 금속층       22b: FUSI gate 23, 24, 26: metal layer

25: 측벽 스페이서 27: 소오스/드레인 실리사이드층       25 sidewall spacer 27 source / drain silicide layer

S: 소오스 영역 D: 드레인 영역       S: source region D: drain region

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 반도체 소자의 풀리 실리사이드 게이트(Fully Silicided Gate: 이하, FUSI 게이트)와 그 FUSI 게이 트를 가진 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a Fully Silicided Gate (hereinafter referred to as a FUSI gate) and a FUSI gate thereof.

일반적으로 사용되고 있는 폴리 실리콘 게이트(Poly Si Gate)는 반도체 소자의 사이즈(size) 감소에 따라 높은 게이트 저항(High gate Resistance), 다결정 실리콘 공핍(Poly depletion), 및 보론 관통(Boron penetration) 등의 문제가 발생되어서, 메탈 게이트(Metal Gate) 등으로 대체되고 있다. 하지만, 순수한 TiN, TaN, 및 TiSiN 등을 이용한 메탈 게이트는 NMOS나 PMOS의 일 함수(work function)가 거의 변화지 않기 때문에, 현재는 주로 실리사이드를 게이트 전체에 형성시켜주는 FUSI 게이트가 중요하게 대두되고 있다. Poly Si Gate, which is generally used, has problems such as high gate resistance, poly depletion, and boron penetration as the size of semiconductor devices decreases. Is generated and replaced by a metal gate or the like. However, since metal gates using pure TiN, TaN, TiSiN, etc. hardly change the work function of NMOS or PMOS, FUSI gates that form silicides throughout the gate are important nowadays. have.

도 1A 내지 1J는 종래 기술에 따른 풀리 실리사이드 게이트 형성 방법의 공정 단면도이다.1A to 1J are cross-sectional views of a process for forming a pulley silicide gate according to the prior art.

도 1A에 도시된 바와 같이, 소자간 분리막(미도시)이 형성된 실리콘 온 인슐레이터(Silicon On Insulator: SOI) 기판(10) 상에 게이트 산화막(11)을 형성한다.As illustrated in FIG. 1A, a gate oxide layer 11 is formed on a silicon on insulator (SOI) substrate 10 having an inter-element isolation layer (not shown).

도 1B에 도시된 바와같이, 게이트 리소그라피 및 에칭 공정을 통해 상기 게이트 산화막(11) 상에 폴리실리콘 게이트 층(12) 및 옥사이드 하드 마스크 층(13)을 형성한다. As shown in FIG. 1B, a polysilicon gate layer 12 and an oxide hard mask layer 13 are formed on the gate oxide film 11 through a gate lithography and etching process.

도 1C에 도시된 바와 같이, 확장 이온 주입 공정을 수행한다.As shown in FIG. 1C, an extended ion implantation process is performed.

도 1D에 도시된 바와 같이, 측벽 스페이서(spacer)(14)를 형성한다.As shown in FIG. 1D, sidewall spacers 14 are formed.

도 1E에 도시된 바와 같이, 선택적인 실리콘 성장 공정을 수행하여 상기 기판(10)의 소오스/드레인 영역 부분의 확장 영역(15)을 형성한다.As shown in FIG. 1E, a selective silicon growth process is performed to form an extension region 15 of the source / drain region portion of the substrate 10.

도 1F에 도시된 바와 같이, 소오스/드레인 영역에 불순물 이온을 주입한다.As shown in Fig. 1F, impurity ions are implanted into the source / drain regions.

도 1G에 도시된 바와 같이, 상기 소오스 드레인 영역 상에 Co가 있는 실리사이드층(16)을 형성한다. As shown in FIG. 1G, a silicide layer 16 having Co is formed on the source drain region.

도 1H에 도시된 바와 같이, 질화막 및 산화막(17)을 형성한다.As shown in Fig. 1H, a nitride film and an oxide film 17 are formed.

도 1I에 도시된 바와 같이, 게이트 노출을 위한 화학기계적 연마(CMP) 공정을 수행한다. As shown in FIG. 1I, a chemical mechanical polishing (CMP) process for gate exposure is performed.

마지막으로, 도 1J에 도시된 바와 같이, 상기 게이트 전체를 Ni가 있는 실리사이드로 게이트(18)로 만들도록 한다.Finally, as shown in FIG. 1J, the entire gate is made into silicide with Ni to gate 18.

도 1A 내지 도 1J를 참조하여 설명된 종래 기술에 따른 FUSI 게이트는, 일반 폴리 실리콘 게이트의 상술된 단점을 없앰과 아울러 게이트에 주입된 Ni와 같은 도펀트(dopant)에 의해 일 함수가 일반 폴리 실리콘 게이트와 비슷한 범위에서 움직이는 장점이 있다.The FUSI gate according to the prior art described with reference to FIGS. 1A-1J eliminates the above-mentioned disadvantages of a general polysilicon gate, and also has a work function whose general function is a normal polysilicon gate by a dopant such as Ni injected into the gate. It has the advantage of moving in a range similar to.

그러나, FUSI 게이트의 형성 공정은 도 1I에 도시된 바와 같이 CMP와 같은 공정이 필요하므로 기존의 실리사이드 형성 공정에 비해서 공정이 복잡하며, 특히 그 CMP 공정 시 발생하는 스크래치(scratch) 및 잔류물(residue) 등에 의해 소자의 특성이 저하되는 문제점이 있었다.However, since the process of forming the FUSI gate requires a process such as CMP as shown in FIG. 1I, the process is more complicated than the conventional silicide forming process, and in particular, scratches and residues generated during the CMP process. ), The characteristics of the device is deteriorated.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창작된 것으로서, 그 목적은 CMP 와 같은 공정 없이 간단히 FUSI 게이트를 만들 수 있도록 하는, FUSI 게이트 및 그 FUSI 게이트를 가진 반도체 소자의 제조 방법을 제공하고자 하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a FUSI gate and a method of manufacturing a semiconductor device having the FUSI gate, which makes it possible to simply make a FUSI gate without a process such as CMP. .

상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 FUSI 게이트 형성 방법은, 기판 상에 폴리 실리콘 층을 형성하는 제 1 단계; 상기 폴리 실리콘 층을 실리사이드 층으로 만드는 제 2 단계; 및 상기 실리사이드 층을 패터닝하여 게이트 전극으로 만드는 제 3 단계를 포함하여 구성된다. In order to achieve the above object, a method for forming a FUSI gate of a semiconductor device according to the present invention includes a first step of forming a polysilicon layer on a substrate; A second step of making the polysilicon layer into a silicide layer; And a third step of patterning the silicide layer to form a gate electrode.

상기 기판과 상기 폴리 실리콘 층 사이에 게이트 절연막을 형성하는 단계를 더 포함한다.And forming a gate insulating film between the substrate and the polysilicon layer.

상기 제 2 단계는, 상기 폴리 실리콘층 상에 제 1 금속층을 형성하는 단계; 상기 제 1 금속층 상에 제 2 금속층을 형성하는 단계; 및 상기 제 1 및 제 2 금속층을 열처리하는 단계를 포함하여 구성되며, 상기 열처리 후, 상기 실리사이드층 상에 잔류하는 금속막을 제거하는 공정을 더 수행한다.The second step may include forming a first metal layer on the polysilicon layer; Forming a second metal layer on the first metal layer; And heat-treating the first and second metal layers, and further performing a process of removing the metal film remaining on the silicide layer after the heat treatment.

상기와 같은 목적을 달성하기 위하여 본 발명에 따른 FUSI 게이트를 가진 반도체 소자의 제조 방법은, 기판 상에 게이트 절연막을 형성하는 제 1 단계; 상기 게이트 절연막 상에 폴리 실리콘 층을 형성하는 제 2 단계; 상기 폴리 실리콘 층을 실리사이드 층으로 만드는 제 3 단계; 상기 실리사이드 층을 패터닝하여 게이트 전극으로 만드는 제 4 단계; 상기 게이트 전극의 측벽에 측벽 스페이스를 형성하는 제 5 단계; 상기 측벽 스페이스를 가진 상기 게이트 전극의 양측에 소오스 및 드레인 영역을 각각 형성하는 제 6 단계; 및 상기 소오스 및 상기 드레인 영역의 상부에 실리사이드 층을 형성하는 제 7 단계를 포함하여 구성된다.In order to achieve the above object, a method of manufacturing a semiconductor device having a FUSI gate according to the present invention includes a first step of forming a gate insulating film on a substrate; Forming a polysilicon layer on the gate insulating film; A third step of making the polysilicon layer into a silicide layer; Patterning the silicide layer to form a gate electrode; A fifth step of forming sidewall spaces on sidewalls of the gate electrodes; A sixth step of respectively forming source and drain regions on both sides of the gate electrode having the sidewall space; And a seventh step of forming a silicide layer on top of the source and drain regions.

상기 제 3 단계는, 상기 폴리 실리콘층 상에 제 1 금속층을 형성하는 단계; 상기 제 1 금속층 상에 제 2 금속층을 형성하는 단계; 및 상기 제 1 및 제 2 금속 층을 열처리하는 단계를 포함하여 구성되며, 상기 열처리 후, 상기 실리사이드층 상에 잔류하는 금속막을 제거하는 공정을 더 수행할 수 있다.The third step may include forming a first metal layer on the polysilicon layer; Forming a second metal layer on the first metal layer; And heat treating the first and second metal layers, and after the heat treatment, removing the metal film remaining on the silicide layer may be further performed.

상술된 바와 같이, 본 발명에서는 연마와 같은 공정 없이 폴리실리콘 전체를 균일한 FUSI 형태로 만들어 준 후 그 FUSI 층을 원하는 형태로 패터닝하여 게이트를 만들어 줌으로서, 간단히 FUSI 게이트를 만들 수 있다.As described above, in the present invention, by making the entire polysilicon into a uniform FUSI form without a process such as polishing, and then patterning the FUSI layer in a desired form, a FUSI gate can be made simply.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 따른 FUSI 게이트 및 그 FUSI 게이트를 가진 반도체 소자의 제조 방법을 설명한다.Hereinafter, a FUSI gate and a method of manufacturing a semiconductor device having the FUSI gate will be described with reference to the accompanying drawings.

도 2A 내지 도 2I는 본 발명에 따른 풀리 실리사이드 게이트를 가진 반도체 소자의 제조 방법을 설명하는 공정 단면도이다2A to 2I are cross-sectional views illustrating a method of manufacturing a semiconductor device having a pulley silicide gate according to the present invention.

먼저, 도 2A에 도시된 바와 같이, 실리콘 웨이퍼(wafer)(또는 기판이라 칭함)(20) 위에 게이트 절연막으로서의 옥사이드층(21)을 형성하고, 그 게이트 옥사이드층(21) 위에 폴리 실리콘 층(22)을 형성한다. 상기 게이트 옥사이드층(21) 및 상기 폴리 실리콘 층(22)은 증착 방법을 사용하여 형성한다.First, as shown in FIG. 2A, an oxide layer 21 as a gate insulating film is formed on a silicon wafer (or substrate) 20, and a polysilicon layer 22 is formed on the gate oxide layer 21. ). The gate oxide layer 21 and the polysilicon layer 22 are formed using a deposition method.

도 2B에 도시된 바와 같이, 상기 폴리 실리콘 층(22) 위에 그 폴리 실리콘 층(22)을 실리사이드층으로서의 NiSi 층으로 만들기 위해 Ni로 이루어진 제 1 금속층(23)과 Ti, TiN, 및 Ti/TiN 중의 하나로 이루어진 캡 층(cap layer)로서의 제 2 금속층(24)을 순차적으로 형성한다. 상기 제 1 및 제 2 금속층들은 증착 방법을 사용하여 형성한다. As shown in Fig. 2B, on the polysilicon layer 22, a first metal layer 23 made of Ni and Ti, TiN, and Ti / TiN to make the polysilicon layer 22 into a NiSi layer as a silicide layer. The second metal layer 24 as a cap layer made of one of them is sequentially formed. The first and second metal layers are formed using a deposition method.

상기 제 1 금속층(23)은 다른 예로 Co로 이루어진 금속층으로 형성할 수 있다. 상기 제 1 금속층(23)은 또 다른 예로 Ti, Co, Ni, Mo 및 Ta 중의 어느 하나 또는 이들의 조합으로 이루어진 금속층으로 형성할 수 있다.As another example, the first metal layer 23 may be formed of a metal layer made of Co. As another example, the first metal layer 23 may be formed of a metal layer made of any one or a combination of Ti, Co, Ni, Mo, and Ta.

다음, 도 2B와 같은 중간 구조물을 열처리하여, 도 2C에 도시된 바와 같이 상기 폴리 실리콘 층(22)을 FUSI 층으로서의 메탈 게이트 층(22a)으로 만들도록 한다. 상기 메탈 게이트 층(22a)의 상부에 있는 금속층(23a,24a)은 상기 열처리 공정에서 상기 제 1 및 제 2 금속층(23,24)들이 반응치 못하고 남는 잔류 금속층을 나타낸다.Next, an intermediate structure such as FIG. 2B is heat treated to make the polysilicon layer 22 into a metal gate layer 22a as a FUSI layer, as shown in FIG. 2C. The metal layers 23a and 24a on the metal gate layer 22a represent residual metal layers in which the first and second metal layers 23 and 24 remain unreacted in the heat treatment process.

도 2D에 도시된 바와 같이, HF를 이용한 세정 공정을 통해 상기 잔류 금속층(23a,24a)을 제거한다. As shown in FIG. 2D, the residual metal layers 23a and 24a are removed through a cleaning process using HF.

도 2E에 도시된 바와 같이, 상기 메탈 게이트 층(22a) 및 상기 게이트 옥사이드층(21)을 노광 및 식각 공정을 통해 패터닝하여 FUSI 게이트 전극(22b)으로 만든다.As shown in FIG. 2E, the metal gate layer 22a and the gate oxide layer 21 are patterned through an exposure and etching process to form the FUSI gate electrode 22b.

도 2F에 도시된 바와 같이, 상기 도 2E의 중간 구조물 전체 위에 실리콘 옥사이드(Si Oxide) 또는 실리콘 나트라이드(Si Nitride) 층을 형성한 후 식각하여, 상기 FUSI 게이트 전극(22b)의 양측에 측벽 스페이스(25)를 형성한다. As shown in FIG. 2F, a silicon oxide or silicon nitride layer is formed on the entire intermediate structure of FIG. 2E and then etched to form sidewall spaces on both sides of the FUSI gate electrode 22b. To form 25.

도 2G에 도시된 바와 같이, 상기 측벽 스페이스(25)를 가진 상기 FUSI 게이트 전극(22b)을 마스크로 하여 상기 기판(20)내에 불순물 이온을 주입함으로서, 소오스 영역(S) 및 드레인 영역(D)을 형성한다. 상기 불순물 이온은 As, B, P, 및 In 중의 하나이다. As shown in FIG. 2G, source region S and drain region D are implanted by implanting impurity ions into the substrate 20 using the FUSI gate electrode 22b having the sidewall space 25 as a mask. To form. The impurity ion is one of As, B, P, and In.

다음, 도 2H에 도시된 바와 같이, 상기 소오스/드레인 영역들(S/D)을 실리사이드화 시키기 위해 금속층(26)을 증착 방식으로 형성한다Next, as shown in FIG. 2H, a metal layer 26 is formed by a deposition method to silicide the source / drain regions S / D.

마지막으로, 도 2I에 도시된 바와 같이, 상기 금속층(26)을 패터닝하고 열처리하여 상기 소오스/드레인 영역들(S/D)의 상부에 소오스/드레인 실리사이드층(27)을 형성한다. 상기 실리사이드층(27)의 형성 방법은 상기 FUSI 게이트 층(22a)의 형성 방법을 적용하면 된다.  Finally, as shown in FIG. 2I, the metal layer 26 is patterned and heat treated to form a source / drain silicide layer 27 on the source / drain regions S / D. As the method for forming the silicide layer 27, the method for forming the FUSI gate layer 22a may be applied.

이상, 상세히 설명한 바와 같이 본 발명에 따른 FUSI 게이트 및 그 FUSI 게이트를 가진 반도체 소자의 제조 방법은, 기존의 FUSI 게이트 형성 공정과 비교하여 CMP와 같은 연마 공정을 배제할 수 있으므로 공정을 단순화시키고 또한 연마 공정의 수행으로 인한 스크래치(scratch) 및 잔류물(residue) 등의 발생을 방지하므로 소자의 특성을 향상시키는 효과가 창출된다. As described above, the FUSI gate and the method of manufacturing a semiconductor device having the FUSI gate according to the present invention can eliminate the polishing process such as CMP compared to the conventional FUSI gate forming process, thereby simplifying and polishing the process. Preventing the occurrence of scratches and residues due to the performance of the process is created to improve the characteristics of the device.

Claims (11)

기판 상에 폴리 실리콘 층을 형성하는 단계;Forming a polysilicon layer on the substrate; 상기 폴리 실리콘층 상에 제 1 금속층을 형성하는 단계; Forming a first metal layer on the polysilicon layer; 상기 제 1 금속층 상에 제 2 금속층을 형성하는 단계;Forming a second metal layer on the first metal layer; 상기 제 1 및 제 2 금속층을 열처리하여, 상기 폴리 실리콘 층을 실리사이드 층으로 만드는 단계; 및Heat treating the first and second metal layers to make the polysilicon layer a silicide layer; And 상기 실리사이드 층을 패터닝하여 게이트 전극으로 만드는 제 3 단계를 포함하여 구성된 것을 특징으로 하는 반도체 소자의 풀리 실리사이드 게이트 형성 방법.And forming a gate electrode by patterning the silicide layer to form a gate electrode. 제 1 항에 있어서, The method of claim 1, 상기 기판과 상기 폴리 실리콘 층 사이에 게이트 절연막을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 풀리 실리사이드 게이트 형성 방법.And forming a gate insulating film between the substrate and the polysilicon layer. 삭제delete 제 1 항에 있어서, The method of claim 1, 상기 열처리 후, 상기 실리사이드층 상에 잔류하는 금속막을 제거하는 공정을 더 수행 함을 특징으로 하는 반도체 소자의 풀리 실리사이드 게이트 형성 방법.And removing the metal film remaining on the silicide layer after the heat treatment. 제 1 항에 있어서, The method of claim 1, 상기 제 1 금속층은 Ti, Co, Ni, Mo 및 Ta 중의 하나로 이루어진 것을 특징으로 하는 반도체 소자의 풀리 실리사이드 게이트 형성 방법.The first metal layer is a pulley silicide gate forming method of a semiconductor device, characterized in that consisting of one of Ti, Co, Ni, Mo and Ta. 제 1 항에 있어서, The method of claim 1, 상기 제 2 금속층은 Ti, TiN, 및 Ti/TiN 중의 하나로 이루어진 것을 특징으로 하는 반도체 소자의 풀리 실리사이드 게이트 형성 방법.The second metal layer is formed of one of Ti, TiN, and Ti / TiN pulley silicide gate forming method of a semiconductor device. 기판 상에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the substrate; 상기 게이트 절연막 상에 폴리 실리콘 층을 형성하는 단계;Forming a polysilicon layer on the gate insulating film; 상기 폴리 실리콘층 상에 제 1 금속층을 형성하는 단계; Forming a first metal layer on the polysilicon layer; 상기 제 1 금속층 상에 제 2 금속층을 형성하는 단계; 및Forming a second metal layer on the first metal layer; And 상기 제 1 및 제 2 금속층을 열처리하여 폴리 실리콘 층을 실리사이드 층으로 만드는 단계;Heat treating the first and second metal layers to form a polysilicon layer into a silicide layer; 상기 실리사이드 층을 패터닝하여 게이트 전극으로 만드는 단계;Patterning the silicide layer to form a gate electrode; 상기 게이트 전극의 측벽에 측벽 스페이스를 형성하는 단계; Forming sidewall spaces on sidewalls of the gate electrodes; 상기 측벽 스페이스를 가진 상기 게이트 전극의 양측에 소오스 및 드레인 영역을 각각 형성하는 단계; 및Forming source and drain regions on both sides of the gate electrode having the sidewall space, respectively; And 상기 소오스 및 상기 드레인 영역의 상부에 실리사이드 층을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 풀리 실리사이드 게이트를 가진 반도체 소자의 제조 방법.And forming a silicide layer on top of the source and drain regions. 삭제delete 제 7 항에 있어서, The method of claim 7, wherein 상기 열처리 후, 상기 실리사이드층 상에 잔류하는 금속막을 제거하는 공정을 더 수행 함을 특징으로 하는 풀리 실리사이드 게이트를 가진 반도체 소자의 제조 방법.And removing the metal film remaining on the silicide layer after the heat treatment. 제 7 항에 있어서, The method of claim 7, wherein 상기 제 1 금속층은 Ti, Co, Ni, Mo 및 Ta 중의 하나로 이루어진 것을 특징으로 하는 풀리 실리사이드 게이트를 가진 반도체 소자의 제조 방법.And the first metal layer is formed of one of Ti, Co, Ni, Mo, and Ta. 제 7 항에 있어서, The method of claim 7, wherein 상기 제 2 금속층은 Ti, TiN, 및 Ti/TiN 중의 하나로 이루어진 것을 특징으로 하는 풀리 실리사이드 게이트를 가진 반도체 소자의 제조 방법.The second metal layer is a method of manufacturing a semiconductor device having a pulley silicide gate, characterized in that consisting of one of Ti, TiN, and Ti / TiN.
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