KR20080043000A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서,
반도체 기판 위에 게이트 산화막층, 게이트 폴리실리콘층, 캡핑 산화막층을 순차적으로 형성하는 단계, 상기 캡핑 산화막층 위에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 캡핑 산화막층, 게이트 폴리실리콘층, 게이트 산화막층을 순차적으로 식각하는 단계, 상기 포토레지스트 패턴을 이온주입 마스크로 하여 반도체 기판 상에 이온을 주입한 후, 스페이서를 형성하는 단계, 상기 이온이 주입된 반도체 기판에 열확산 공정을 수행하여 소스/드레인 영역을 형성하는 단계, 상기 캡핑 산화막층을 제거하고, 상기 게이트 폴리실리콘층에 이온을 주입하는 단계 및, 상기 게이트 폴리실리콘층에 금속을 증착한 후, 열공정을 하여 폴리실리콘층을 실리사이드화하는 단계로 구성되어,
얇은 두께의 폴리실리콘 패턴을 실리사이드화하여, 금속과 폴리실리콘의 열팽창률이 달라서 생기는 소자 불량을 종전보다 훨씬 감소시킬 수 있으며, 그에 따라 반도체 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of manufacturing the same}
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자 제조 방법을 도시한 도,
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
대부분의 CMOS 소자는 폴리실리콘을 사용하여 폴리게이트를 형성하고 있다. 폴리실리콘으로 폴리게이트를 형성하면 크나 작으나 필연적으로 공핍층이 생기게 되는데, 과거 소자의 집적도가 크지 않은 경우에는 폴리게이트도 상대적으로 커서 공핍층이 생기더라도 그로 인한 소자의 전기적 특성 저하는 무시할 수 있는 정도였다.
그러나, 최근 반도체 소자의 집적 기술이 눈부시게 향상되어 게이트의 크기도 점점 작아지고, 그에 따라 게이트에서 생기는 공핍층의 영향이 상대적으로 커지 게 되어 반도체 소자의 성능을 저하시키는 요인이 되어서 폴리실리콘을 사용하는 반도체 소자의 큰 문제점으로 대두되고 있다.
이를 극복하기 위해 많은 기술들이 적용되고 있고, 그 근본적인 해결책으로 메탈 게이트(metal gate)가 제시되고 있지만 공정 상의 어려움과 듀얼 게이트(dual gate) 형성을 위해 상대적으로 많은 비용이 든다는 단점이 있다.
그래서, 과도기 단계로 게이트를 유사 금속(metal-like)인 푸지(Fully Silicide; 이하 FUSI)로 형성하는 공정이 제시되고 있다.
그러나, FUSI 게이트 또한, FUSI 게이트 형성을 위해 이온을 주입한 후, 금속을 증착하고 열확산 공정을 수행할 때, 증착된 금속과 폴리실리콘의 열팽창률이 달라서 반도체 소자가 불량해지는 등의 공정 상의 어려움이 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 개선하기 위한 것으로서, FUSI 게이트 형성 시에 생기는 열팽창으로 인한 FUSI 공정의 어려움을 해결한 반도체 소자 제조 방법 및 그에 의해 제조된 반도체 소자를 제공하는 데 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법은,
반도체 기판 위에 게이트 산화막층, 게이트 폴리실리콘층, 캡핑 산화막층을 순차적으로 형성하는 단계;
상기 캡핑 산화막층 위에 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 식각 마스크로 하여 상기 캡핑 산화막층, 게이트 폴리실리콘층, 게이트 산화막층을 순차적으로 식각하는 단계;
상기 포토레지스트 패턴을 이온주입 마스크로 하여 상기 반도체 기판에 이온을 주입한 후, 스페이서를 형성하는 단계;
상기 이온이 주입된 반도체 기판에 열확산 공정을 수행하여 소스/드레인 영역을 형성하는 단계;
상기 캡핑 산화막층을 제거하고, 상기 게이트 폴리실리콘층에 이온을 주입하는 단계; 및,
상기 게이트 폴리실리콘층에 금속을 증착한 후, 열공정을 하여 폴리실리콘층을 실리사이드화하는 단계를 포함한다.
또한, 상기 반도체 기판 위에 게이트 산화막층, 게이트 폴리실리콘층, 캡핑 산화막층을 순차적으로 형성하는 단계에서 상기 캡핑 산화막층을 상기 게이트 폴리실리콘층의 두께보다 1 내지 3배 두껍게 형성한다.
또한, 상기 반도체 기판 위에 게이트 산화막층, 게이트 폴리실리콘층, 캡핑 산화막층을 순차적으로 형성하는 단계에서 상기 게이트 폴리실리콘층은 30 내지 60 ㎚로 형성하고, 상기 캡핑 산화막층은 30 내지 180 ㎚로 형성한다.
또한, 상기 게이트 폴리실리콘층에 금속을 증착하는 단계에서 증착되는 금속 은 텅스텐, 티타늄, 코발트, 니켈 중 어느 하나이다.
또한, 본 발명에 따른 반도체 소자는,
소스/드레인 영역과 상기 소스/드레인 영역 사이에 형성된 채널을 구비한 반도체 기판;
상기 채널 위에 형성된 게이트 산화막;
상기 게이트 산화막 위에 형성되고 실리사이드로 이루어진 게이트; 및,
상기 게이트 산화막과 게이트의 측면에 형성된 스페이서
를 포함하여 구성된다.
또한, 상기 금속은 텅스텐, 티타늄, 코발트, 니켈 중 어느 하나로 구성된다.
또한, 상기 게이트는 상기 게이트 산화막 두께의 20 내지 30배로 구성된다.
또한, 상기 게이트의 두께는 30 내지 60 ㎚이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 우선, 도면들 중 동일한 구성요소 또는 부품들은 가능한 한 동일한 참조부호를 나타내고 있음에 유의해야 한다. 본 발명을 설명함에 있어서 관련된 공지기능 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하게 하지 않기 위해 생략한다.
또한, 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 " 위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자 제조 방법을 도시한 도, 도 2는 본 발명에 따른 반도체 소자를 도시한 단면도이다.
본 발명에 따른 반도체 소자 제조 방법은 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10) 위에 게이트 산화막층(21), 게이트 폴리실리콘층(31), 캡핑 산화막층(41)을 순차적으로 형성한다. 상기 캡핑 산화막층(41)은 후공정에서 소스/드레인 영역의 실리사이드화와 폴리실리콘층의 실리사이드화를 분리하기 위해 더미 전극으로 사용되는 것으로, 그 두께가 두꺼울수록 소스/드레인 영역과 폴리실리콘층의 실리사이드화를 효과적으로 분리할 수 있지만, 지나치게 두꺼우면 공정 비용의 증가 등의 야기한다.
따라서, 상기 캡핑 산화막층(41)은 상기 게이트 폴리실리콘층(31)의 두께보다 1 내지 3배 두껍게 형성하며, 바람직하게는 상기 게이트 폴리실리콘층(31)은 30 내지 60 ㎚로 형성하고, 상기 캡핑 산화막층(41)은 30 내지 180 ㎚로 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 상기 갭핑 산화막층(41) 위에 포토레지스트(미도시)를 도포하고, 상기 포토레지스트를 스텝퍼(stepper)와 같은 노광 장비를 사용하여 상기 포토레지스트 상에 포토레지스트 패턴을 축소투영 노광시킨 후, 현상(developing)하여 포토레지스트 패턴(미도시)을 형성한 다음, 상기 캡핑 산화막층(41), 게이트 폴리실리콘층(31), 게이트 산화막층(21)을 순차적으로 식각하여, 캡핑 산화막 패턴(40), 게이트 폴리실리콘 패턴(30), 게이트 산화막 패턴(20)을 형성한다.
그 다음, 도 1c에 도시된 바와 같이, 상기 캡핑 산화막 패턴(40)을 하드 마스크로 삼아 공지의 방법으로 이온을 주입하여 낮은 농도 드레인 영역(Lightly Doped Drain; LDD)(61) 및 소스/드레인 영역(62)을 형성하고, 상기 캡핑 산화막 패턴(40), 게이트 폴리실리콘 패턴(30), 게이트 산화막 패턴(20)의 측면에 스페이서(50)를 형성한다.
그 다음, 도 1d에 도시된 바와 같이, 상기 반도체 기판(10)의 전면에 금속을 증착한 후, 열확산 공정을 수행하여 소스/드레인 영역의 실리콘(Si)과 금속 간의 화학 반응으로 유사 금속(metal-like)인 FUSI(Fully Silicide)(F1)가 형성되도록 한다. 이 때, 증착되는 금속은 텅스텐, 티타늄, 코발트, 니켈 중 어느 하나인 것이 바람직하다.
그 다음, 도 1e에 도시된 바와 같이, 상기 게이트 폴리실리콘 패턴(30)의 표면이 노출될 때까지 상기 캡핑산화막 패턴(40)과 상기 스페이서(50)의 일부를 제거한 후, 상기 게이트 폴리실리콘 패턴(30)에 이온을 주입한다.
그 다음, 도 2에 도시된 바와 같이, 이온이 주입된 상기 게이트 폴리실리콘 패턴(30) 위에 금속을 증착한 후, 열확산 공정을 수행하여 폴리실리콘 패턴의 실리콘(Si)과 금속 간의 화학 반응으로 유사 금속(metal-like)인 FUSI(Fully Silicide)(F2)가 형성되도록 한다. 이 때, 상기 금속은 텅스텐, 티타늄, 코발트, 니켈 중 어느 하나인 것이 바람직하다.
상기와 같은 본 발명의 반도체 소자 제조 방법은 게이트 산화막층 및 게이트 폴리실리콘층을 형성한 후, 소스/드레인 영역의 실리사이드화와 게이트 폴리실리콘 패턴의 실리사이드화를 분리하기 위하여, 캡핑 산화막층을 형성하고, 패터닝하여 이온주입 공정 및 스페이서 형성 공정을 진행한 후, 금속을 증착하고 열확산 공정을 하여 소스/드레인 영역을 실리사이드화 한다. 이 때, 캡핑 산화막층에 의해 보호된 게이트 폴리실리콘 패턴은 실리사이드화 되지 않는다. 이 후 캡핑 산화막층을 제거하고, 게이트 폴리실리콘 패턴에 이온 주입하고 금속을 증착한 후 열확산 공정을 하여 상기 게이트 폴리실리콘 패턴을 실리사이드화 한다. 이 때의 게이트 폴리실리콘 패턴은 제거된 캡핑 산화막층의 두께만큼 얇아지므로 얇은 두께의 폴리실리콘 패턴을 실리사이드화 하게 되어, 금속과 폴리실리콘의 열팽창률이 달라서 생기 는 소자 불량이 종전보다 훨씬 감소하게 된다.
상기의 방법으로 제조되는 본 발명에 따른 반도체 소자는, 도 2에 도시된 바와 같이, 소스/드레인 영역(62)과 상기 소스/드레인 영역 사이에 형성된 채널(C)을 구비한 반도체 기판(10)과, 상기 채널(C) 위에 형성된 게이트 산화막(20)과, 상기 게이트 산화막 위에 형성되며 금속과 폴리실리콘의 화합물(실리사이드, silicide)로 이루어진 게이트(F2), 및, 상기 게이트 산화막(20)과 게이트(F2)의 측면에 형성된 스페이서(50)를 포함하여 구성된다.
여기서, 상기 금속은 텅스텐, 티타늄, 코발트, 니켈 중 어느 하나이며, 상기 게이트(F2)는 상기 게이트 산화막(20) 두께의 20 내지 30배이며, 구체적으로 30 내지 60 ㎚인 것이 바람직하다. 위 수치는 현재의 게이트는 그 하부의 게이트 산화막과 대비하여 통상적으로 50 내지 80배로 형성되는데, 본 발명 반도체 소자의 게이트는 본 발명의 제조 방법에서 캡핑 산화막층이 제거됨에 따라 그 두께만큼 실리사이드화 되는 게이트의 두께가 얇아 지기 때문에 필연적으로 생긴 결과적인 수치이다.
이상과 같이 본 발명에 따른 반도체 소자 및 그 제조 방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
상기한 바와 같은 구성으로 이루어진 본 발명에 따른 반도체 소자 및 그 제조 방법에 의하면,
얇은 두께의 폴리실리콘 패턴을 실리사이드화하여, 금속과 폴리실리콘의 열팽창률이 달라서 생기는 소자 불량을 종전보다 훨씬 감소시킬 수 있으며, 그에 따라 반도체 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다.

Claims (8)

  1. 반도체 기판 위에 게이트 산화막층, 게이트 폴리실리콘층, 캡핑 산화막층을 순차적으로 형성하는 단계;
    상기 캡핑 산화막층 위에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 하여 상기 캡핑 산화막층, 게이트 폴리실리콘층, 게이트 산화막층을 순차적으로 식각하는 단계;
    상기 포토레지스트 패턴을 이온주입 마스크로 하여 상기 반도체 기판에 이온을 주입한 후, 스페이서를 형성하는 단계;
    상기 이온이 주입된 반도체 기판에 열확산 공정을 수행하여 소스/드레인 영역을 형성하는 단계;
    상기 캡핑 산화막층을 제거하고, 상기 게이트 폴리실리콘층에 이온을 주입하는 단계; 및,
    상기 게이트 폴리실리콘층에 금속을 증착한 후, 열공정을 하여 폴리실리콘층을 실리사이드화하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판 위에 게이트 산화막층, 게이트 폴리실리콘층, 캡핑 산화막 층을 순차적으로 형성하는 단계에서 상기 캡핑 산화막을 상기 게이트 폴리실리콘층의 두께보다 1 내지 3배 두껍게 형성하는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 반도체 기판 위에 게이트 산화막층, 게이트 폴리실리콘층, 캡핑 산화막층을 순차적으로 형성하는 단계에서 상기 게이트 폴리실리콘층은 30 내지 60 ㎚로 형성하고, 상기 캡핑 산화막층은 30 내지 180 ㎚로 형성하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 게이트 폴리실리콘층에 금속을 증착하는 단계에서 증착되는 금속은 텅스텐, 티타늄, 코발트, 니켈 중 어느 하나인 반도체 소자 제조 방법.
  5. 소스/드레인 영역과 상기 소스/드레인 영역 사이에 형성된 채널을 구비한 반도체 기판;
    상기 채널 위에 형성된 게이트 산화막;
    상기 게이트 산화막 위에 형성되고 실리사이드로 이루어진 게이트; 및,
    상기 게이트 산화막과 게이트의 측면에 형성된 스페이서
    를 포함하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 금속은 텅스텐, 티타늄, 코발트, 니켈 중 어느 하나인 반도체 소자.
  7. 제 5 항에 있어서,
    상기 게이트는 상기 게이트 산화막 두께의 20 내지 30배인 반도체 소자.
  8. 제 5 항에 있어서,
    상기 게이트의 두께는 30 내지 60 ㎚인 반도체 소자.
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