JP2010192735A - 半導体素子及びその製造方法 - Google Patents

Abstract

【課題】ソース・ドレイン電極及び／又はゲート電極の低抵抗化を図り、微細化・高集積化を損なうことなく、低消費電力で高速操作可能な半導体素子を提供する。
【解決手段】素子分離領域１０２によりシリコン基板１０１Ａ表層に画成された素子領域に、チャネル領域を隔てて形成された一対のソース・ドレイン領域１０６と、ソース・ドレイン領域のそれぞれに導通するソース・ドレイン電極と、チャネル領域上にゲート絶縁膜１０３を介して形成されたゲート電極と、を備えた半導体素子において、ソース・ドレイン電極及び／又はゲート電極を、ソース・ドレイン領域表面又はゲートを構成するポリシリコン層表面に形成した第１金属膜がシリサイド化されてなるシリサイド層１０７ｂと、このシリサイド層上に無電解メッキ法により形成された第２金属膜１０８と、で構成する。
【選択図】図１

Description

本発明は、低電圧で動作可能な半導体素子及びその製造方法に関し、特に、半導体素子の電極構造及びその形成方法に関する。

従来、トランジスタなどの半導体素子として、シリコン基板表層に画成された素子領域にチャネル領域を隔てて形成された一対のソース・ドレイン領域と、この一対のソース・ドレイン領域のそれぞれに導通するソース・ドレイン電極と、チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、を備えた構造が知られている。
このような半導体素子では微細化・高集積化が望まれており、例えば、ゲート長を短くしたり、ゲート絶縁膜をさらに薄くしたりすることにより微細化・集積化が図られてきた。
しかし、近年ではその限界が認識されるようになってきた。例えば、ゲート絶縁膜の膜厚が薄いほどトランジスタは高速に動作することになるが、そのかわりゲートリーク電流も増大することになる。近年の微細化に伴い、リーク電流の問題は顕著になりつつある。

そこで、ゲート絶縁膜向けの新材料として、Ｈｉｇｈ−ｋ材料の採用が考えられている。例えば、Ｈｉｇｈ−ｋ材料として、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどが検討されている。このＨｉｇｈ−ｋ材料をゲート絶縁膜に用いることで、ゲートリーク電流が１／１０００に削減されることが確認されている。
また、ゲート電極の薄膜化に伴い、ゲート電極自身の抵抗増大が無視できなくなってきている。このため、従来のポリシリコンゲートから、より抵抗の低いメタルゲートが主流になりつつある。このメタルゲートに関しては、抵抗が低いニッケルシリサイドやチタンナイトライド、タンタルシリコンナイトライドなどが検討されている。

一方、ソース・ドレイン構造として、ショートチャネル効果抑制のため接合深さを浅くすることが推進されているが、接合深さを浅くすることによる抵抗値の増大が問題となっている。すなわち、ソース・ドレインにおける抵抗の増大は駆動電流を低下させるため、ソース・ドレインの抵抗を下げる必要がある。
従来技術では、ソース・ドレインの抵抗を下げるために、ソース・ドレイン領域(不純物拡散領域)に高融点金属を堆積し、熱処理でシリサイド層を形成するようにしている。しかし、シリサイド層の形成にソース・ドレイン領域のシリコンを消費するため、ソース・ドレインの接合深さ以上に厚いシリサイド層を形成することはできない。

この対策として、ソース・ドレイン或いはソース・ドレインとゲート電極（ポリシリコン層）の両方の上にシリコンを選択的にエピ成長させ、しかる後にシリサイド層を形成する方法が検討されている。この方法では、エピ成長させたシリコンの分だけシリサイド化することができる。したがって、比較的厚いシリサイド層を形成でき、低抵抗化が可能となる。しかしながら、シリコンを選択的にエピ成長させる工程が追加されることとなり、低コスト化に不利となる。

ここで、従来のトランジスタの製造プロセスについて説明すると、ソース・ドレイン及びゲート電極をシリサイド化する工程は、以下のように行われている。
すなわち、例えばスパッタリング法などにより全面に金属膜を堆積する。そして、熱処理を施すことにより、シリコンに接する領域部分のみをシリサイド化し、未反応の金属を除去する。これにより、基板表面の一部が選択的にシリサイド化される。

また、近年では、シリサイド化に供される金属膜を無電解めっき法にて形成することが検討されている。
特許文献１には、無電解めっき法によるゲート電極の形成方法について開示されている。具体的には、ゲート電極の断面を増大させて電界効果トランジスタのゲート抵抗の低下を防ぐためにゲート電極の形状をマッシュルーム型にしたことを特徴とするもので、めっきをしたくない場所にレジストを使用している。

特許文献２には、集積回路の電極形成に無電解ニッケルめっきを用いることが開示されている。具体的には、シリコンウェハ上に酸化シリコン膜を形成し、フォトリソグラフを用いて下地チタン膜を露出させ、塩化パラジウム水溶液によるチタン膜表面への触媒付与により１μｍ厚の無電解ニッケルめっき膜を形成することにより電極を形成する方法が開示されている。この場合、無電解ニッケルめっきを開始する触媒として塩化パラジウムを必要とし、形成した電極の膜厚が１μｍと厚くなる。

特許文献３では、シリコン基板上にめっきをするために、フッ酸、フッ化アンモニウムと無電解めっき法用触媒金属となるパラジウム化合物を含む水溶液に浸漬して触媒化後、無電解ニッケルめっきを行っている。

特開平２−６３１２９号公報 特開平３−１５５６２９号公報 特開２００５−３３６６００号公報

上述したように、シリサイド層をゲート電極とする場合、シリサイド化によりシリコンが消費されるため、シリサイド層の厚さはゲート電極に使われているシリコンの厚さ以上には厚くできない。また、シリサイド層をソース・ドレイン電極とする場合、ソース・ドレイン接合領域をシリサイドが超えてしまうと、基板とショートしてしまうため、ソース・ドレイン接合以上に深くすることはできない。
つまり、シリサイド層を利用した従来の電極構造において、シリサイド層を厚くすることで低抵抗化を図ることは困難となっている。また、ゲート電極、ソース・ドレイン接合深さとも、微細化に伴い浅くなる傾向にあるため、シリサイド層を厚く形成して低抵抗化を図ることはますます困難となっている。

本発明は、微細化・高集積化を図ることができるとともに、低消費電力で、高速操作可能な半導体素子及びその製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明は、素子分離領域によりシリコン基板表層に画成された素子領域に、チャネル領域を隔てて形成された一対のソース・ドレイン領域と、
前記一対のソース・ドレイン領域のそれぞれに導通するソース・ドレイン電極と、
前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、を備えた半導体素子であって、
前記ソース・ドレイン電極は、前記ソース・ドレイン領域表面に形成した第１金属膜がシリサイド化されてなるシリサイド層と、このシリサイド層上に形成された第２金属膜と、で構成されていることを特徴とする。

請求項２に記載の発明は、素子分離領域によりシリコン基板表層に画成された素子領域に、チャネル領域を隔てて形成された一対のソース・ドレイン領域と、
前記一対のソース・ドレイン領域のそれぞれに導通するソース・ドレイン電極と、
前記チャネル領域上にゲート絶縁膜を介して形成されたポリシリコン層を含むゲート電極と、を備えた半導体素子であって、
前記ソース・ドレイン電極及び前記ゲート電極は、前記ソース・ドレイン領域表面又は前記ポリシリコン層表面に形成した第１金属膜がシリサイド化されてなるシリサイド層と、このシリサイド層上に形成された第２金属膜と、で構成されていることを特徴とする。

請求項３に記載の発明は、請求項１又は２に記載の半導体素子において、前記シリサイド層は、前記ソース・ドレイン領域表面又は前記ポリシリコン層表面に、スパッタリング法、化学気相成長法、原子層蒸着法、電気めっき法又は無電解めっき法のうちの何れか１つの方法により形成した第１金属膜が、熱処理によりシリサイド化されてなることを特徴とする。

請求項４に記載の発明は、請求項１から３のいずれか一項に記載の半導体素子において、前記第２金属膜は、無電解めっき法により前記シリサイド層上に選択的に形成されてなることを特徴とする。

請求項５に記載の発明は、請求項４に記載の半導体素子において、前記第２金属膜は、金、白金、銀、銅、パラジウム、ニッケル、コバルト、ルテニウムの群から選ばれた一種の金属若しくは二種以上を組み合わせた合金又は少なくとも一種を含む合金であることを特徴とする。

請求項６に記載の発明は、請求項４又は５に記載の半導体素子において、前記第２金属膜は、膜厚が１００ｎｍ以下であることを特徴とする。

請求項７に記載の発明は、素子分離領域によりシリコン基板表層に画成された素子領域に、チャネル領域を隔てて形成された一対のソース・ドレイン領域と、前記一対のソース・ドレイン領域のそれぞれに導通するソース・ドレイン電極と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、を備える半導体素子の製造方法であって、
前記ソース・ドレイン領域上に第１金属膜を形成する第１工程と、
前記第１工程により形成された第１金属膜に熱処理を施し、この第１金属膜をシリサイド化する第２工程と、
前記第２工程により形成されたシリサイド層上に第２金属膜を形成する第３工程と、により前記ソース・ドレイン電極を形成することを特徴とする。

請求項８に記載の発明は、素子分離領域によりシリコン基板表層に画成された素子領域に、チャネル領域を隔てて形成された一対のソース・ドレイン領域と、前記一対のソース・ドレイン領域のそれぞれに導通するソース・ドレイン電極と、前記チャネル領域上にゲート絶縁膜を介して形成されたポリシリコン層を含むゲート電極と、を備える半導体素子の製造方法であって、
前記ソース・ドレイン領域及び前記ポリシリコン層上に第１金属膜を形成する第１工程と、
前記第１工程により形成された第１金属膜に熱処理を施し、この第１金属膜をシリサイド化する第２工程と、
前記第２工程により形成されたシリサイド層上に第２金属膜を形成する第３工程と、により前記ソース・ドレイン電極及び前記ゲート電極を形成することを特徴とする。

請求項９に記載の発明は、請求項７又は８に記載の半導体素子の製造方法において、前記第１工程では、スパッタリング法、化学気相成長法、原子層蒸着法、電気めっき法又は無電解めっき法のうちの何れか１つの方法により前記第１金属膜を形成することを特徴とする。

請求項１０に記載の発明は、請求項７から９のいずれか一項に記載の半導体素子の製造方法において、前記第３工程では、無電解めっき法により前記第２金属膜を選択的に形成することを特徴とする。

請求項１１に記載の発明は、請求項１０に記載の半導体素子の製造方法において、前記第２金属膜は、金、白金、銀、銅、パラジウム、ニッケル、コバルト、ルテニウムの群から選ばれた一種の金属若しくは二種以上を組み合わせた合金又は少なくとも一種を含む合金であることを特徴とする。

請求項１２に記載の発明は、請求項１０又は１１に記載の半導体素子の製造方法において、前記第２金属膜は、膜厚が１００ｎｍ以下であることを特徴とする。

以下に、本発明を完成するに至った経緯について簡単に説明する。
本発明者らは、半導体素子の微細化・高集積化を妨げることなく、電極部分の低抵抗化を図るべく、半導体素子の電極構造及び電極の形成方法に着目した。そして、従来の電極構造として用いられているシリサイド層の上に金属膜を新たに形成することができれば、シリサイド層を厚くすることなく低抵抗化できるとの知見を得た。

しかし、スパッタリングに代表される物理的成膜では金属粒子を飛散させて金属膜を形成するため、基板の種類による選択性はなく全面に金属膜が成膜されることとなる。したがって、シリサイド層の上に金属膜を選択的に形成することは困難であった。
これに対して、無電解めっき法では基板（下地）依存性があるため、無電解めっき液の組成若しくは前処理を最適化することにより選択性を発現させることが可能である。そこで、本発明者らは、無電解めっき法のこのような性質を利用することで、シリサイド層上に選択的に金属膜を形成する手法を検討し、本発明を完成した。

本発明によれば、シリサイド層上に無電解めっき法により金属膜を形成してソース・ドレイン電極及び／又はゲート電極を構成するので、シリサイド層を厚く形成することなく、ソース・ドレイン電極及び／又はゲート電極の低抵抗化を図ることができる。したがって、微細化・高集積化を損なうことなく、低消費電力で、高速操作可能な半導体素子を実現することができる。

本発明を適用したＭＯＳＦＥＴの製造過程の一例を示す説明図である。 本発明を適用したＣＭＯＳＦＥＴの製造過程の一例を示す説明図である。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。
［第１実施形態］
図１は、本発明を適用したＭＯＳＦＥＴの製造過程の一例を示す説明図である。
図１には、ＭＯＳＦＥＴの電極形成に係る工程について示している。つまり、図１（ａ）に示す前段において、一般的な半導体素子の製造工程によりＭＯＳ構造が形成されている。

簡単に説明すると、ｐ型シリコン基板１０１上の所定の領域に、深さ３００〜４００ｎｍのシリコン酸化膜からなる素子分離領域１０２を形成する。この素子分離領域１０２により素子領域１０１Ａが画成される。
素子分離領域１０２により画成された素子領域１０１Ａの上に厚さ５ｎｍのゲート絶縁膜（酸化膜）１０３を形成する。このゲート絶縁膜１０３の直下がチャネル領域となる。
さらに、ゲート絶縁膜１０３の上に厚さ１００〜１５０ｎｍの多結晶シリコンからなるポリシリコン層１０４を形成する。

そして、基板全面に、例えば、シリコン酸化膜からなる絶縁膜を形成し、この絶縁膜に対して異方性エッチングによるエッチバックを行うことにより、ポリシリコン層１０４の側面にサイドウォール１０５を形成する。
また、シリコン基板１０１に、サイドウォール１０５の両側からｎ型不純物（例えば、ＡｓＳｂ）を注入し、ソース・ドレイン領域１０６を形成する。以上の工程により、一般的なＭＯＳ構造が得られる。

こうして得られたＭＯＳＦＥＴにおいて、図１（ａ）に示すように、第１金属膜（例えば、ＣｏＮｉ）１０７ａを１０〜１００ｎｍ、望ましくは１０〜５０ｎｍの厚みで形成する（第１工程）。
ここで、ソース・ドレイン領域１０６の表面及びポリシリコン層１０４の表面に第１金属膜１０７ａを形成する際に、スパッタリング法、化学気相成長法（ＣＶＤ：Chemical Vapor Deposition）、原子層蒸着法（ＡＬＤ：Atomic Layer Deposition）、電気めっき法又は無電解めっき法のうちの何れか１つを用いることができる。ただし、これらの方法を用いて金属膜が全面に形成される場合は、電極に使用する領域を残して除去する工程が必要となる。

次いで、図１（ｂ）に示すように、第１金属膜１０７ａに４５０〜５５０℃、３０秒の熱処理を施して、ポリシリコン層１０４の表面及びソース・ドレイン領域１０６の表面と第１金属膜１０７ａとを反応させ、シリサイド層１０７ｂを自己整合的に形成する（工程２）。この熱処理は、アルゴンあるいは窒素などの非酸化性雰囲気中でのランプ急速加熱により行ってもかまわない。そして、未反応の第１金属膜１０７ａはエッチングにより除去する。

次いで、図１（ｃ）に示すように、無電解めっき法により、シリサイド層１０７ｂの上に厚さ１００ｎｍ以下の第２金属膜（例えば、Ｎｉ）１０８を形成する（工程３）。
具体的には、硫酸ニッケル０．０８Ｍ、クエン酸０．１０Ｍ、ホスフィン酸０．２０Ｍを主成分とする無電解ニッケルめっき液をｐＨ＝９．５に調整し、この無電解ニッケルめっき液に７０℃で２分間浸漬させる。これにより、第２金属膜として厚さ約５０ｎｍのニッケル膜１０８が形成される。
ここで、無電解めっき法においては、シリサイド層１０７ｂ上において、シリサイド中のその金属の自触媒反応により金属が形成されることになる。したがって、シリサイド層１０７ｂの上にだけ、第２金属膜１０８が形成される。
なお、第２金属膜１０８の厚さは１００ｎｍ以下と極めて薄いので、第２金属膜１０８を形成することでＭＯＳＦＥＴの微細化・高集積化が妨げられることはない。

次いで、図１（ｄ）に示すように、基板全面に層間絶縁膜１０９を形成し、これを部分的にエッチングしてコンタクト・ホール１１０を開口する。そして、コンタクト・ホール１１０に金属材料（例えば、タングステン）を埋め込んで配線を形成する。
以上の工程によって、第１実施形態に係るＭＯＳＦＥＴが完成される。

上述したように、第１実施形態に係るＭＯＳＦＥＴ１００は、素子分離領域１０２によりシリコン基板１０１表層に画成された素子領域１０１Ａに、チャネル領域を隔てて形成された一対のソース・ドレイン領域１０６と、一対のソース・ドレイン領域１０６のそれぞれに導通するソース・ドレイン電極と、チャネル領域上にゲート絶縁膜１０３を介して形成されたポリシリコン層１０４を含むゲート電極と、を備えている。
そして、ソース・ドレイン電極及びゲート電極は、ソース・ドレイン領域１０６表面又はポリシリコン層１０４表面に形成した第１金属膜１０７ａがシリサイド化されてなるシリサイド層１０７ｂと、このシリサイド層１０７ｂ上に形成された第２金属膜１０８と、で構成されている。

このように、無電解めっき法によりシリサイド層１０７ｂ上に第２金属膜１０８を選択的に形成してソース・ドレイン電極及びゲート電極を構成するので、シリサイド層１０７ｂを厚く形成することなく、ソース・ドレイン電極及びゲート電極の低抵抗化を図ることができる。したがって、微細化・高集積化を損なうことなく、低消費電力で、高速操作可能な半導体素子を実現することができる。
また、薄いシリサイド層１０７ｂにより電極部分の低抵抗化を図ることができるので、従来のように電極部分の低抵抗化を実現するためにシリコンを選択的にエピ形成する必要はなく、コストの増加を抑制できる。

［第２実施形態］
図２は、本発明を適用したＣＭＯＳＦＥＴの製造過程の一例を示す説明図である。
図２には、ＣＭＯＳＦＥＴの電極形成に係る工程について示している。つまり、図２（ａ）に示す前段において、一般的な半導体素子の製造工程によりＣＭＯＳ構造が形成されている。

簡単に説明すると、シリコン基板２０１上の所定の領域に、深さ３００〜４００ｎｍのシリコン酸化膜からなる素子分離領域２０２を形成する。この素子分離領域２０２により素子領域としてのｐウェル２１１、ｎウェル２２１が画成される。
素子分離領域２０２により画成されたｐウェル２１１及びｎウェル２２１の上に厚さ５ｎｍのゲート絶縁膜（酸化膜）２０３を形成する。このゲート絶縁膜２０３の直下がチャネル領域となる。
さらに、このゲート絶縁膜２０３の上に厚さ２００ｎｍの多結晶シリコンからなるポリシリコン層２０５を形成する。これにより、ｐウェル２１１上にＮＭＯＳゲート電極２１５が形成され、ｎウェル２２１上にＰＭＯＳゲート電極２２５が形成される。
そして、基板全面に、例えば、シリコン酸化膜からなる絶縁膜を形成し、この絶縁膜に対して異方性エッチングによるエッチバックを行うことにより、ポリシリコン層２０５の側面にサイドウォール２０４を形成する。

次いで、フォトレジスト膜（図示略）を形成し、このフォトレジスト膜をパターニングしてＰＭＯＳ形成領域２２０を覆うマスクを形成する。このマスクを用いてＮＭＯＳ形成領域２１０にｎ型不純物を注入する。例えば、５×１０¹⁵／ｃｍ²の砒素イオンを１５ｋｅＶのエネルギーで注入する。これにより、ｐウェル２１１におけるＮＭＯＳゲート電極２１５の両側にｎ型ソース・ドレイン領域２１２が形成される。
マスクを除去し、新たにフォトレジスト膜（図示略）を形成し、このフォトレジスト膜をパターニングしてＮＭＯＳ形成領域２１０を覆うマスクを形成する。このマスクを用いてＰＭＯＳ形成領域２２０にｐ型不純物を注入する。例えば、５×１０¹⁵／ｃｍ²のボロンイオンを１５ｋｅＶのエネルギーで注入する。これにより、ｎウェル２２１におけるＰＭＯＳゲート電極２２５の両側にｐ型ソース・ドレイン領域２２２が形成される。

その後、窒素雰囲気中において、１０００℃、３０秒間の熱処理を実施することにより、各ソース・ドレイン領域２１２，２２２中の不純物の活性化処理を行う。以上の工程により、一般的なＣＭＯＳ構造が得られる（図２（ａ）参照）。

こうして得られたＭＯＳＦＥＴにおいて、図２（ａ）に示すように、第１金属膜（例えば、Ｎｉ）２０６ａを４０〜５０ｎｍの厚みで形成する（第１工程）。
ここで、ソース・ドレイン領域２１２，２２２の表面及びポリシリコン層２０５の表面に第１金属膜２０６ａを形成する際に、スパッタリング法、化学気相成長法、原子層蒸着法、電気めっき法又は無電解めっき法のうちの何れか１つの方法を用いることができる。ただし、これらの方法を用いて金属膜が全面に形成される場合には、電極に使用する領域を残して除去する工程が必要となる。

次いで、図２（ｂ）に示すように、第１金属膜２０６ａに４５０〜５５０℃、３０秒の熱処理を施して、ポリシリコン層２０５の表面及びソース・ドレイン領域２１２，２２２の表面と第１金属膜２０６ａとを反応させ、シリサイド層２０６ｂを自己整合的に形成する（工程２）。この熱処理は、アルゴンあるいは窒素などの非酸化性雰囲気中でのランプ急速加熱により行ってもかまわない。そして、未反応のＮｉをエッチングにより除去する。
次いで、無電解めっき法により、シリサイド層２０６ｂの上に厚さ１００ｎｍ以下の第２金属膜（例えば、Ｎｉ）２０７を形成する（工程３）。第１実施形態と同様に、無電解めっき法を用いているため、シリサイド層２０６ｂの上にだけ、第２金属膜２０７が形成される。
なお、第２金属膜２０７の厚さは１００ｎｍ以下と極めて薄いので、第２金属膜２０７を形成することでＭＯＳＦＥＴの微細化・高集積化が妨げられることはない。

次いで、図２（ｃ）に示すように、基板全面に層間絶縁膜２０８を形成し、これを部分的にエッチングしてコンタクト・ホール２０９を開口する。そして、コンタクト・ホール２０９に金属材料（例えば、タングステン）を埋め込んで配線を形成する。
以上の工程によって、第２実施形態に係るＣＭＯＳＦＥＴが完成される。

上述したように、第２実施形態に係るＣＭＯＳＦＥＴ２００は、素子分離領域２０２によりシリコン基板２０１表層に画成された素子領域としてのｐウェル２１１及びｎウェル２２１に、チャネル領域を隔てて形成された一対のｎ型ソース・ドレイン領域２１２及び一対のｐ型ソース・ドレイン領域２２２と、ソース・ドレイン領域２１２，２２２のそれぞれに導通するソース・ドレイン電極と、チャネル領域上にゲート絶縁膜２０３を介して形成されたポリシリコン層２０５を含むゲート電極と、を備えている。
そして、ソース・ドレイン電極及びゲート電極は、ソース・ドレイン領域２１２，２２２表面又はポリシリコン層１０４表面に形成した第１金属膜２０６ａがシリサイド化されてなるシリサイド層２０６ｂと、このシリサイド層２０６ｂ上に形成された第２金属膜２０７と、で構成されている。

このように、無電解めっき法によりシリサイド層２０６ｂ上に第２金属膜２０７を選択的に形成してソース・ドレイン電極及びゲート電極を構成するので、シリサイド層２０６ｂを厚く形成することなく、ソース・ドレイン電極及びゲート電極の低抵抗化を図ることができる。したがって、微細化・高集積化を損なうことなく、低消費電力で、高速操作可能な半導体素子を実現することができる。
また、薄いシリサイド層２０６ｂにより電極部分の低抵抗化を図ることができるので、従来のように電極部分の低抵抗化を実現するためにシリコンを選択的にエピ形成する必要はなく、コストの増加を抑制できる。

以上、本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で変更可能である。
上記実施形態では、ソース・ドレイン電極とゲート電極の両方を、シリサイド層と第２金属膜とで構成する場合について説明したが、本発明は、ソース・ドレイン電極又はゲート電極のいずれか一方だけをシリサイド層と第２金属膜とで構成する場合にも適用される。

また、上記実施形態では、シリサイド層上に形成される第２金属膜の一例としてニッケルを用いた場合について示しているが、例えば、金、白金、銀、銅、パラジウム、ニッケル、コバルト、ルテニウムの群から選ばれた一種の金属若しくは二種以上を組み合わせた合金又は少なくとも一種を含む合金を用いることができる。これらの金属であれば無電解めっき法により容易に金属膜を形成することができる上、電極材料としても好適である。

上記実施形態では、第１金属膜をシリサイド化したシリサイド層上に第２金属膜を形成してソース・ドレイン電極又はゲート電極を形成するようにしているが、第２金属膜を形成した後さらに熱処理を施し、電極全体をシリサイド化するようにしてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１０１ シリコン基板
１０１Ａ 素子領域
１０２ 素子分離領域
１０３ ゲート絶縁膜
１０４ ポリシリコン層
１０５ サイドウォール
１０６ ソース・ドレイン領域
１０７ａ 第１金属膜
１０７ｂ シリサイド層
１０８ 第２金属膜
１０９ 層間絶縁膜
１１０ コンタクト・ホール

Claims (12)

1. 素子分離領域によりシリコン基板表層に画成された素子領域に、チャネル領域を隔てて形成された一対のソース・ドレイン領域と、
   前記一対のソース・ドレイン領域のそれぞれに導通するソース・ドレイン電極と、
   前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、を備えた半導体素子であって、
   前記ソース・ドレイン電極は、前記ソース・ドレイン領域表面に形成した第１金属膜がシリサイド化されてなるシリサイド層と、このシリサイド層上に形成された第２金属膜と、で構成されていることを特徴とする半導体素子。
2. 素子分離領域によりシリコン基板表層に画成された素子領域に、チャネル領域を隔てて形成された一対のソース・ドレイン領域と、
   前記一対のソース・ドレイン領域のそれぞれに導通するソース・ドレイン電極と、
   前記チャネル領域上にゲート絶縁膜を介して形成されたポリシリコン層を含むゲート電極と、を備えた半導体素子であって、
   前記ソース・ドレイン電極及び前記ゲート電極は、前記ソース・ドレイン領域表面又は前記ポリシリコン層表面に形成した第１金属膜がシリサイド化されてなるシリサイド層と、このシリサイド層上に形成された第２金属膜と、で構成されていることを特徴とする半導体素子。
3. 前記シリサイド層は、前記ソース・ドレイン領域表面又は前記ポリシリコン層表面に、スパッタリング法、化学気相成長法、原子層蒸着法、電気めっき法又は無電解めっき法のうちの何れか１つの方法により形成した第１金属膜が、熱処理によりシリサイド化されてなることを特徴とする請求項１又は２に記載の半導体素子。
4. 前記第２金属膜は、無電解めっき法により前記シリサイド層上に選択的に形成されてなることを特徴とする請求項１から３のいずれか一項に記載の半導体素子。
5. 前記第２金属膜は、金、白金、銀、銅、パラジウム、ニッケル、コバルト、ルテニウムの群から選ばれた一種の金属若しくは二種以上を組み合わせた合金又は少なくとも一種を含む合金であることを特徴とする請求項４に記載の半導体素子。
6. 前記第２金属膜は、膜厚が１００ｎｍ以下であることを特徴とする請求項４又は５に記載の半導体素子。
7. 素子分離領域によりシリコン基板表層に画成された素子領域に、チャネル領域を隔てて形成された一対のソース・ドレイン領域と、前記一対のソース・ドレイン領域のそれぞれに導通するソース・ドレイン電極と、前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、を備える半導体素子の製造方法であって、
   前記ソース・ドレイン領域上に第１金属膜を形成する第１工程と、
   前記第１工程により形成された第１金属膜に熱処理を施し、この第１金属膜をシリサイド化する第２工程と、
   前記第２工程により形成されたシリサイド層上に第２金属膜を形成する第３工程と、により前記ソース・ドレイン電極を形成することを特徴とする半導体素子の製造方法。
8. 素子分離領域によりシリコン基板表層に画成された素子領域に、チャネル領域を隔てて形成された一対のソース・ドレイン領域と、前記一対のソース・ドレイン領域のそれぞれに導通するソース・ドレイン電極と、前記チャネル領域上にゲート絶縁膜を介して形成されたポリシリコン層を含むゲート電極と、を備える半導体素子の製造方法であって、
   前記ソース・ドレイン領域及び前記ポリシリコン層上に第１金属膜を形成する第１工程と、
   前記第１工程により形成された第１金属膜に熱処理を施し、この第１金属膜をシリサイド化する第２工程と、
   前記第２工程により形成されたシリサイド層上に第２金属膜を形成する第３工程と、により前記ソース・ドレイン電極及び前記ゲート電極を形成することを特徴とする半導体素子の製造方法。
9. 前記第１工程では、スパッタリング法、化学気相成長法、原子層蒸着法、電気めっき法又は無電解めっき法のうちの何れか１つの方法により前記第１金属膜を形成することを特徴とする請求項７又は８に記載の半導体素子の製造方法。
10. 前記第３工程では、無電解めっき法により前記第２金属膜を選択的に形成することを特徴とする請求項７から９のいずれか一項に記載の半導体素子の製造方法。
11. 前記第２金属膜は、金、白金、銀、銅、パラジウム、ニッケル、コバルト、ルテニウムの群から選ばれた一種の金属若しくは二種以上を組み合わせた合金又は少なくとも一種を含む合金であることを特徴とする請求項１０に記載の半導体素子の製造方法。
12. 前記第２金属膜は、膜厚が１００ｎｍ以下であることを特徴とする請求項１０又は１１に記載の半導体素子の製造方法。

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