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經濟部中央標準局員工消費合作社印裝 A7 __B7______ 五、發明説明（1 ) 本發明係關於半導體裝置之製造方法，特別是關於’ 可防止因金羼不純物之污染引起電氣特性劣化之吸取層之 形成方法。 在半導體裝置之製造過程中，從擴散爐以及其他製造 裝置之材料洗淨用之藥品等取進矽基板內之鎘，鐵，銅鎳 ，鎢等金靥，會誘發結晶欠陷，成爲接合漏洩電流等之原 因，致使半導體裝置之特性劣化。在半導體裝置之活性領 域外去除這些污染金靥稱作吸取（gettering) ·傳統上 採用一種叫做磷吸取法之吸取技術•此項技術係在矽基板 上形成MO S F E T等之有源元件後，露出矽基板背面， 進行高溫（例如8 5 0 °C以上）之磷擴散，藉此將矽基板 中之金靥捕獲在此高濃度磷擴散層之方法。此方法因爲可 以在形成於矽基板表面之層間膜擴散高濃度之磷，使層間 膜表面光滑而平坦化之融磷過程時同時進行，故對傳統之 半導體裝置製造非常有效。 另一方面，隨著半導體裝置之細敏化，爲了要抑制 MO S F E T之短通道（Short channel)效果，源極、 吸極擴散層需要非常薄方可。例如在0.25^m世代， 擴散層深度需達到0.08#m之程度。爲了要達成此結 果，必須在形成源極、吸極後，不進行高溫之熱處理過程 〇 因此，傳統之磷吸取法因爲磷擴散需有高溫之熱處理 過程，致無法對應半導體裝置之細緻化。對解決此問題之 手段，有人提案能在低溫形成高濃度之吸取層之方法。這 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） ----Μ--.----裝------討..——-----線 (請先閲讀背面之注意事項再填寫本頁) 3^3389 A7 B7 五、發明説明（2 ) 是藉在矽基板背面堆積添加不純物質之矽薄膜之·過程來進 行吸取之方法。 茲以MO S F E T之製造方法爲例子，參照附圖說明 傳統上所使用之在矽基板背面堆積添加不純物質之矽薄膜 之過程如下。 如第1 5圖所示，在矽基板3 0 1上依次堆稹，約 5 0 nm之矽氧化膜3 0 2，在上述矽氧化膜3 0 2上之 約lOOnm之矽薄膜303 ，在上述矽薄膜303上之 約1 5 0 nm之矽氮化膜3 0 4。並藉光平版印刷法在上 述矽氮化膜3 0 4上塗敷抗蝕刻劑，去除成爲元件分離領 域部分之抗蝕刻劑，形成元件分離領域形成用之抗蝕刻圖 案。通常矽氧化膜3 0 2係藉熱氧化法或減壓C VD法形 成，矽薄膜3 0 3及矽氮化膜3 0 4係藉減壓CVD法形 成，因此這些薄膜也同樣堆積在矽基板3 0 1之背面。 其次，如第16圖所示，使用RIE法，將矽薄膜 3 0 3當作蝕刻阻擋層，將矽氮化膜3 0 4加以蝕刻後， 剝開元件分離領域形成用之抗蝕刻圖案3 0 5 » 經濟部中央標準局員工消費合作社印裝 (請先閲讀背面之注意事項再填寫本頁) 其次，如第1 7圖所示，利用熱氧化法在元件分離領 域選擇性形成約7 0 0 nm之矽氧化膜3 0 6。這是叫做 L Ο C 0 S法之元件分離領域之形成方法。 其次，在去除矽基板3 0 1表面之矽氮化膜3 0 4 ’ 矽薄膜303 ，矽氧化膜302與矽基板301背面之矽 氧化膜302 ，矽薄膜303，及矽氮化膜304後’如 第18圖所示，進行，形成閘氧化膜307，形成閘極 本紙浪尺度適用中國國家標华（CNS ) A4規格（2I0X297公釐） 經濟部中央標準局員工消費合作杜印製 A7 ____B7____ 五、發明説明（3 ) 3 0 8，形成源極、吸極擴散層3 0 9等之一般之製造 MOSFET之過程，而在矽基板3 0 1上形成 MOSFET。這時，在矽基板30 1之背面形成矽氧化 膜310，矽薄膜311。 接著如第1 9圖所示，在矽基板上堆稹大約9 0 0 nm以矽氧化膜爲主要成分之層間絕緣膜3 1 2 ’而例如 藉CMP法將其平坦化。再如第2 0圖所示，選擇式去除 堆積在矽基板3 0 1背面之矽氧化膜3 1 0，矽薄膜 311，露出矽基板301之背面。 然後如第2 1圖所示，藉減壓CVD法在上述矽基板 上堆積大約9 0 0 nm之添加不純物質之矽薄膜3 1 3。 再如第2 2圖所示，選擇式地僅去除堆積在矽基板3 0 1‘ 表面之矽薄膜3 1 3，堆積在矽基板3 0 1背面之矽薄膜 3 1 3則留下來。此添加不純物質之矽薄膜3 1 3成爲吸 取層。而所添加之不純物質在一般是硼或磷。 然後，經過接觸孔314之形成，金靥層315之形 成等過程，而如第2 3圖完成半導體裝置。 在藉上述之傳統之半導體裝置之製造方法所形成之半 導體裝置，係在堆積以矽氧化膜爲主要成分.之層間絕緣膜 3 1 2將其平坦化後’另須選擇式去除堆積在矽基板 3 0 1背面之矽氧化膜3 1 0. ’矽薄膜3 1 1 ，以露出矽 基板3 0 1之背面之過程，藉減壓CVD法，在矽基板 3 0 1雙面堆積添加不純物質之矽薄膜3 1 3之過程*以 及，選擇式地僅去除堆積在矽基板3 0 1表面之添加不純 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐) ---„---.----裝------訂.-------線 (請先閲讀背面之注意Ϋ項再填寫本頁) 姨濟邡中央樣#扃舅；消費含作社印¾ Α7 Β7 五、發明説明（4 ) 物質之矽之過程等。此等各過程本來在形成MO S F E T 上是不需要的過程，因此會有，過程數增加，製造成本變 高之問題。 在日本國，特開昭61 -159741 ，特開平2-218136 ，特開平5 — 109736等提議不需要有 這種吸取層之專用過程之製造方法。依照此等方法，係在 普通之形成M〇 S F Ε Τ之過程中在矽基板表面形成絕緣 膜之過程時去除同樣形成在矽基板背面之絕緣膜，露出矽 基板之背面，在矽基板之兩面形成多結晶半導體膜，而在

I 此進行高溫下之不純物質擴散，接著選擇式蝕刻矽基板表 面之多結晶半導體膜，成爲閘極，矽基板背面之多結晶半 導體膜則直接接觸到矽基板，而發揮吸取效果。由於採此 方法，在矽基板上形成閘極之階段時，僅追加去除矽基板 背面之絕緣膜之過程，而不需要吸取層之專用過程。惟此 . ' 等方法因爲須要在多結晶半導體膜以高溫進行不純物質擴 散之過程，因此如上述，無法適應半導體裝置之細緻化。 同時，爲了要抑制隨著半導體裝置之細緻化所引起之 MO S F Ε Τ之短通道效果*在Ν通道MO S使用Ν極之 閘極，Ρ通道MO S使用Ρ型之閘極，效果較佳，但因閘 極會受不純物質擴散過程限定爲一種，因此，爲了要形成 ρ型· Ν型之兩類閘極，會招致過程數之增加。 本發明係有鑑於上述問題點而完成者，其目的在提供 ，在矽基板背面堆積添加有不純物質之矽氧化物，在低溫 下形成吸取層，而且可抑制過程數之增加，防止製造成本 尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） ----Ί--.----裝------訂.——I----線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（5 ) 提高之半導體裝置之製造方法。 爲了達成上述目的，本發明提供一種，在形成元件分 離領域時，具備有，在矽基板上形成矽氧化膜之過程，選 擇式僅去除上述矽基板背面之矽氧化膜，使上述矽基板之 背面露出之過程，藉C VD法在上述矽基板之雙面形成矽 薄膜之過程，在上述矽薄膜上形成矽氮化膜之過程，在上 述矽氮化膜上塗敷元件分離用抗蝕劑，形成元件分離用圖 型之過程，以及，利用上述圖案化之矽氮化膜當作掩蔽， 以形成元件分離用氧化膜之過程，而將形成在上述矽基板 背面之矽薄膜留到完成半導體裝置時，爲其特徵之半導體 裝置之製造方法，而將直接接在上述矽基板背面之上述矽 薄膜當作吸取層，令其產生吸取（Get ter ing)作用。 茲參照附圖說明本發明之第1實施例如下。 如第1圖所示，在矽基板1 0 1上，藉熱氧化法或 CVD法形成約50nm之矽氮化膜102 »這時，如果 在矽基板1 0 1之背面也有矽氮化膜1 0 2存在時，則選 擇式地僅去除堆積在矽基板1 0 1背面之矽氧化膜1 0 2 ，使矽基板10 1之背面露出。 然後，如第2圖所示，在上述矽基板1 0 1上依次堆 積約1 0 0 nm之添加不純物質之矽薄膜1 0 3 ，及約 1 5 0 nm之矽氮化膜1 〇 4。再在上述矽氮化膜1 0 4 上，藉光平版印刷法塗敷抗蝕刻劑，去除元件分離領域部 分之抗蝕刻層，形成元件分離領域用之抗蝕刻圖形1 0 5 。通常，添加不純物質之矽薄膜1 0 3及矽氮化膜1 0 4 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） ^---.----^-- (請先閲讀背面之注意事項再填寫本頁) 訂 線 _ 8 - 經濟部中央標準局員工消費合作社印製 A7 __________B7_ 五、發明説明（6 ) 係用減壓CVD法形成，因此這些膜也同樣會堆積在矽基 板1 0 1之背面。惟因添加不純物質之矽薄膜1 〇 3會直 接接觸矽基板1 0 1之背面，因之，添加不純物質之矽薄 膜1 0 3可以發揮作爲吸取層之效果。 然後，如第3圖所示，使用R I E，將添加不純物質 之矽薄膜1 0 3當作蝕刻阻擋層蝕刻矽氮化膜1 〇 4後， 剝開元件分離領域形成用之抗蝕刻圖型1 0 5。 然後，如第4圖所示，藉熱氧化法選擇式地在元件分 離領域形成約7 0 〇 nm矽氧化膜1 0 6。這是叫做 L0C0S法之元件分離之形成方法。 接著，如第5圖所示，去除矽基板1 0 1表面之矽氮 化膜104，矽薄膜103 *矽氧化膜102後，進行通 常在製造MOSFET時之形成閘氧化膜107，形成閘 極108，形成源極，吸極擴散層109等過程。在此， 矽基板1 0 1背面之矽氮化膜1 0 4最好不要去除。其理 由是，可以將其當作將添加不純物質之矽薄膜1 0 3當作 吸取層留到結束半導體裝置時之覆蓋層使用。 接著，如第6圖所示，在矽基板上堆積約9 0 0 nm 之以矽氧化膜爲主要成分之層間絕緣膜1 1 0，而以例如 Μ P法加以平坦化》 此時，再經過接觸孔1 1 1之形成，金靥配件1 1 2 之形成，而如第7圖完成半導體裝置。 以上，藉第1實施例之製造方法所形成之半導體裝置 ，係將成爲吸取層之添加不純物質之矽薄膜之堆積過程， 心張尺度適用中國國家標準（CNS ) Α4規格（21〇>< 297公釐) ----Γ--.----裝------訂----------線 4 (請先閱讀背面之注意事項再填寫本頁} -9 - A7 B7 五、發明説明（7 ) (請先閲讀背面之注意事項再填寫本萸) 兼用作，稱爲L〇 C 0 S法之元件分離領域之形成時’當 作蝕刻阻擋層使用之矽薄膜之堆積過程。因此，如在傳統 例子所說明之，堆積以矽氧化膜爲主要成分之層間絕緣膜 並將其平坦化後，選擇式去除堆積在矽基板背面之矽氧化 膜，矽薄膜，層間絕緣膜，使矽基板之背面露出之過程， 藉減壓CVD法堆積添加不純物質之矽薄膜之過程，以及 ，選擇式僅去除堆積在矽基板表面之矽薄膜等過程，均將 不需要。同時，因爲在矽基板背面形成添加不純物質之矽 薄膜，因此以高溫擴散不純物質之過程也不需要。因此能 夠在矽基板之背面堆稹添加不純物質之矽薄膜，在低溫下 形成吸取層，而且可抑制過程數之增加，降低製造成本。 在上述第1實施例，元件分離領域之形成方法係以‘ L 0 C 0 S法爲例子進行說明，但只要是在元件分離過程 使用矽薄膜之處理程序，則元件分離領域以何種方法形成 均無妨。以下再說明，在使用S T 1法形成元件分離領域 之MOSFET之製造方法之本發明之第2實施例· 經濟部中央橾準局員工消費合作社印製 如第8圖所示，藉熱氧化法或CVD法在矽基板 201上形成約50nm之矽氧化膜202。這時，如果 在矽基板2 0 1之背面也有矽氧化膜2 0 2存在時，則選 擇式去除堆積在矽基板2 Ο 1背面之矽氧化膜2 0 2，使 矽基板2 0 1之背面露出來》 然後’如第9圖所示，依次堆積添加有不純物質之矽 薄膜203約300nm，矽氧化膜204約200nm 。並且在上述矽氧化膜2 0 4上，藉光平版印刷法塗敷抗 t張尺度適用中國國家標準（CNS ) A4規格（2丨0X 297公釐） 經濟部中央標準局員工消費合作.杜印製 A7 ______B7 五、發明説明（8 ) 蝕刻劑，去除成爲元件分離領域部分之抗蝕刻劑，形成元 件分離領域用之抗蝕刻圖型。通常，添加不純物質之矽薄 膜2 〇 3及矽氧化膜2 0 4係以減壓CVD法來形成，因 此在矽基板2 0 1之背面也會同樣堆稹這些膜。而且，因 添加不純物質之矽薄膜2 0 3會直接接觸在矽基板2 0 1 之背面，因此，矽薄膜2 0 3可發揮吸取層之效果。 接著，如第1 0圖所示，使用R I E法對矽氧化膜 204，添加不純物質之矽薄膜203，矽氧化膜202 進行蝕刻。而在剝開元件分離領域形成用之抗蝕刻圖型 2 0 5後，以矽氧化膜2 0 4當作掩蔽，對矽基板2 0 1 進行蝕刻，將成爲元件分離領域之約7 0 0 nm深之溝渠 2 0 6。 接著，如第1 1圖所示，在矽基板201之表面，藉 電漿CVD法堆積約l〇〇〇nm之矽氧化膜207。並 且，例如使用CMP法，以添加不純物質之矽薄膜2 0 3 當作蝕刻阻擋層使其平坦化，而在成爲元件分離領域之溝 渠206埋進矽氧化膜207 »這是所謂ST1法之元件 分離領域形成方法。 接著，如第1 2圖所示，去除矽基板2 0 1上之添加 不純物質之矽薄膜2 0 3，矽氧化膜2 0 2後，進行普通 在製造MO S F E T時之處理過程，如形成閘極氧化膜 208，閘極209 ，源極•吸極擴散層210等之形成 過程，在矽基板20 1上形成MOSFET。 其次，如第1 3圖所示，在矽基板上堆積大約9 0 0 心張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐) ---^---：----装------訂1^-----Φ. (請先閱讀背面之注意事項再填寫本頁) -11 ^^3389 a7 B7 五、發明説明（9 ) nm之以矽氧化膜爲主要成分之層間絕緣膜211·而藉 例如CMP法使其平坦化。 然後再經接觸孔2 1 2之形成*金靥配件2 1 3之形 成過程，而如第14圖所示完成半導體裝置。 以上，在藉第2實施例之製造方法形成之半導體裝置 ，係將成爲吸取層之矽薄膜之堆積過程，兼用作爲，在所 謂S T 1法之元件分離領域之形成時，使用作爲蝕刻阻擋 層之矽薄膜之堆積過程。因此，與第1實施例一樣，使用 S T 1法時，也不需要有吸取層形成用之專用過程，因此 可抑制過程數增加，而得降低製造成本。 同時，爲了抑制隨著半導體裝置之細緻化而引起之 MO S F E T之短通道效果，而在N通道MO S使用N型 之閘極，在P通道MO S使用P型之閘極時，若依據本發 明之半導體裝置之製造方法，則在形成元件分離領域時形 成吸取層，不需在此吸取層熱擴散不純物質之過程，因此 能夠在同一基板上形成P型與N型之兩種閘極。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 在上述第1、第2實施例，係以MOSFET之製造 過程爲例子說明本發明，但不特別限定如此，只要有形成 元件分離領域之過程，本發明可應用在所有之半導體元件 〇 而且，上述實施例1 、實施例2，其吸取層係使用添 加不純物質之矽薄膜，但不添加不純物之矽薄膜也可獲得 在低溫吸取之效果，只是其吸取能力會較使用添加不純物 質時爲低。添加在矽薄膜之不純物質一般是使用硼或憐， 本紙張尺度適用中國國家標準（CNS ) A4規格（2I0X297公釐） -12 - 經濟部中央楳準扃員工消費合作社印製 A7 B7 五、發明説明（10) 但只要有吸取效果，則不向其種類。 因爲使用本發明，可在矽基板背面堆稹矽氧化膜，在 低溫下形成吸取層，而且，可抑制過程數之增加，降低製 造成本。 圖式之簡單說明 第1圖係表示本發明第1實施例之半導體裝置之製造 方法之截面圖。 第2圖係表示本發明第1實施例之半導體裝置之製造 方法之截面圓。 第3圖係表示本發明第1實施例之半導體裝置之製造 方法之截面圖。 第4圖係表示本發明第1實施例之半導體裝置之製造 方法之截面圖。 第5圖係表示本發明第1實施例之半導體裝置之製造 方法之截面圖。 第6圖係表示本發明第1實施例之半導體裝置之製造 方法之截面圖。 第7圖係表示本發明第1實施例之半導體裝置之製造 方法之截面圖。 第8圖係表示本發明第2實施例之半導體裝置之製造 方法之截面圖。 第9圖係表示本發明第2實施例之半導體裝置之製造 方法之截面圖。 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2丨Ο X 297公釐） (請先閱讀背面之注意事項再填寫本頁) .裝 订·· 13 - A7 ________B7 五、發明説明（11) 第10圖係表示本發明第2實施例之半導體裝置之製 造方法之截面圖β 第1 1圖係表示本發明第2實施例之半導體裝置之製 造方法之截面圖。 第1 2圖係表示本發明第2實施例之半導體裝置之製 造方法之截面圖。 第1 3圖係表示本發明第2實施例之半導體裝置之製 造方法之截面圖。 第1 4圖係表示本發明第2實施例之半導體裝置之製 造方法之截面圖9 第1 5圖係表示傳統之半導體裝置之製造方法之截面 圖a 第1 6圖係表示傳統之半導體裝置之製造方法之截面 圖。 第1 7圖係表示傳統之半導體裝置之製造方法之截面 圖。 面 截 之 法 方 造 製 之 置 裝 體 導 半 之 統 傳 示 表 係 圖 8 1 第 經濟部中央標準局員工消費合作社印製 圖 圖 圖 圖 面 截' 之 法 方 造 製 之 置 裝 »βαΜ 導 半 之 統 俥 示 表 係 圖 9 IX 第 面 截 之 法 方 造 製 之 置 裝 鐙 OQMn 導 半 之 統 傳 示 表 係 圖 ο 2 第 面 截 之 法 方 造 製 之 置 裝 體 導 半 之 統 傳 示 表 係 圖 τ-Η 2 第

Ns C 準 標 家 國 I國 -中 一用 1適 i度 尺 ^ -紙 本 I釐 公 7 9 2 323389 a? B7 五、發明説明（l2) 第2 2圖係表示傳統之半導體裝置之製造方法之截面 圖。 第2 3圖係表示傳統之半導體裝置之製造方法之截面 圖。 ^ ^ 裝tT線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -15 -

Claims (1)

1. 經濟部中央標隼局貝工消贵合作社印製 A8 B8 C8 D8 六、申請專利範圍 1 . 一種半導體裝置之製造方法，其特徵在於， 在半導體基板上形成元件分離領域時，具備有， 在矽基板之表面及背面形成矽氧化膜之過程， 選擇性地僅去除上述矽基板背面之矽氧化膜，露出上 述矽基板之背面之過程， 藉C VD法’在上述矽氮化膜及上述露出之矽基板之 背面形成矽薄膜之過程， 在上述矽薄膜上形成第1薄膜之過程， 在上述砂基板表面之上述第1薄膜上形成元件分離用 抗蝕圖案之過程， 以上述圖案化之抗蝕刻層作爲掩蔽材進行蝕刻，將上 述矽基板表面之第1薄膜圖案化之過程，以及， 以上述圖案化之第1薄膜作爲掩蔽，形成元件分離領 域用氧化膜之過程， 而使用形成在上述矽基板背面之矽薄膜進行吸取（ getter i ng ) ° 2 .—種半導體裝置之製造方法，其特徵在於* 具備有， 在矽基板之表面及背面形成矽氧化膜之過程， 選擇性地僅去除上述矽基板背面之矽氧化膜，露出上 述矽基板之背面之過程， 藉C VD法•在上述矽氧化膜及上述露出之矽基板背 面形成矽薄膜之過程， 在上述矽薄膜上形成第1薄膜之過程， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） n m n In (^1 n n I m m m m n K n X n I r——I ------ ------- (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉率局員X消費合作社印製 B8 C8 D8 ~、申請專利範圍 在上述矽基板表面之上述第1薄膜上形成元件分離用 抗蝕刻圚案之過程， 以上述圖案化之抗蝕刻層作爲掩蔽材，進行蝕刻，將 上述矽基板表面之第1薄膜圖案化之過程， 以上述圖案化之第1薄膜作爲掩蔽，形成元件分離領 域用氧化膜之過程， 剝離上述矽基板表面之第1薄膜，矽薄膜，矽氧化膜 ，令上述矽基板表面之上述元件分離領域以外之部分露出 之過程， 在上述矽基板表面之露出部分，重新形成閘氧化膜閘 極，而形成MOS F ET之過程，以及， 在上述MO S F E T上形成層間絕緣膜之過程， 而使用形成在上述矽基板背面之矽薄膜，進行吸取。 3 .如申請專利範圍第1項或第2項所述之半導體裝 置之製造方法，其特徵在於，上述矽薄膜添加有不純物質 4 .如申請專利範圍第1項或第2項所述之半導體裝 置之製造方法，其特徵在於，上述第1薄膜爲矽氧化膜、 矽氮化膜或矽。 本紙張尺度適用t國國家標準（CNS )八4規格（210X297公釐） 17 - --.--^-----装------訂—-----^ (請先閲讀背面之注意事項再填寫本頁)