KR100640968B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 구리 오염을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것으로, 반도체 소자의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함한 기판 전면에 제 1 산화막을 증착하는 단계와, 상기 기판 배면의 산화막을 제거하는 단계와, 상기 제 1 산화막 상부에 질화막을 증착함과 동시에 기판 배면의 배면 질화막을 증착하는 단계와, 상기 질화막 상에 제 2 산화막을 증착하는 단계와, 상기 기판 배면의 산화막을 제거하는 단계와, 상기 제 2 산화막, 질화막, 제 1 산화막을 선택적으로 제거하여 상기 게이트 전극 측부에 스페이서를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
구리 다마신, 구리 확산, 질화막, 식각 방지막, 구리 오염(Cu Contamination)

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}
도 1a 내지 도 1g는 본 발명의 반도체 소자의 제조 방법을 나타낸 공정 단면도
*도면의 주요 부분에 대한 부호 설명*
100 : 기판 101 : 게이트 전극
102 : 제 1 산화막 103 : 제 1 배면 산화막
104 : 질화막 105 : 배면 질화막
106 : 제 2 산화막 107 : 제 2 배면 산화막
108 : 스페이서 110 : 코발트 박막
111 : 배면 코발트 박막
본 발명은 반도체 소자에 관한 것으로 특히, 구리 오염을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
BEOL(Back End Of Line)에서 구리(Cu) 공정을 사용하면 필연적으로 기판 배면(backside)을 통한 구리(Cu)의 오염이 발생한다. 구리(Cu)의 경우 확산성 (diffusivity)이 좋아 상당히 빠르게 기판 배면(backside)에서 전면(Front)에 있는 소자(Transistor) 쪽으로 이동한다.
이런 구리(Cu)를 backside에서 효과적으로 제거하는 방법이 상당히 많이 연구되고 있다.
일반적으로는 제 1 배선 식각 방지막으로는 이용되는 질화막(SiN)은 PECVD(Plasma Enhanced Chemical Vapor Deposion) 증착으로 형성한다. 이것은 제 1 배선의 비아 홀 형성을 위한 식각 공정시 식각 방지막(Stopping layer)으로서의 역할을 한다. 그리고, 이때는 기판 배면(backside)에 질화막(SiN)이 증착되지 않는다. 그리고, 스페이서의 경우는 증착 순서의 역순으로 남아있다. 이럴 경우 산화막인 TEOS(Tetra Ethyl Ortho Silicate)가 최종 기판 배면에 노출되어 구리 오염(Cu contamination)을 효과적으로 억제할 수가 없다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 구리 오염을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함한 기판 전면에 제 1 산화막을 증착하는 단계와, 상기 기판 배면의 산화막을 제거하는 단계와, 상기 제 1 산화막 상부에 질화막을 증착함과 동시에 기판 배면의 배면 질화막을 증착하는 단계와, 상기 질화막 상에 제 2 산화막을 증착하는 단계와, 상기 기판 배면의 산화막을 제거하는 단계와, 상기 제 2 산화막, 질화막, 제 1 산화막을 선택적으로 제거하여 상기 게이트 전극 측부에 스페이서를 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
상기 기판 배면의 산화막은 상기 기판 상부에 제 1, 제 2 산화막 증착시 함께 형성되는 산화막이다.
상기 제 1, 제 2 산화막은 TEOS(Tetra Ethyl Ortho Silicate)이다.
상기 질화막은 SiN막이다.
상기 질화막은 550°이하의 온도에서 LPCVD(Low Pressure Chemical Vapor Deposition) 공정으로 형성된다.
상기 기판 배면의 산화막의 제거는 FEP 용액을 이용하여 식각하여 이루어진다.
상기 FEP 용액은 HF: HNO3: H2O 용액이 각각 1:6:3으로 섞인 용액이다.
상기 게이트 전극 형성 후, 그 양측의 기판 부위에 불순물을 주입하는 단계를 더 진행한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조 방법을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1g는 본 발명의 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
도 1a와 같이, 먼저 본 발명의 반도체 소자의 제조 방법은 기판(100) 상에 폴리층을 전면 증착하고 이를 선택적으로 제거하여 게이트 전극(101)을 형성한다.
도시되어 있지 않지만, 상기 게이트 전극(101)을 포함한 기판(100) 전면에 절연막을 증착하고 이를 에치백하여 상기 게이트 전극(101) 양측벽에 남겨 스페이서를 형성한 후, 상기 스페이서 및 게이트 전극을 마스크로 하여 이온 주입 공정을 진행하여 기판(100)에 소오스/드레인 영역을 정의할 수 있다. 물론, 이 과정에서 LDD 영역을 함께 정의할 수도 있을 것이다.
도 1b와 같이, 상기 게이트 전극(101)을 포함한 기판(100) 전면에 제 1 산화막(102)을 증착한다. 이 때, 상기 제 1 산화막(102)은 TEOS(Tetra Ethyl Ortho Silicate)이며, 상기 제 1 산화막(102) 증착시 기판(100) 배면 하부에 동일 성분의 제 1 배면 산화막(103)이 더 형성된다.
도 1c와 같이, 상기 기판 배면의 제 1 배면 산화막(103)을 제거한다.
상기 기판 배면의 산화막의 제거는 FEP 용액을 이용하여 식각하여 이루어진다. 여기서, 상기 FEP 용액은 HF: HNO3: H2O 용액이 각각 1:6:3으로 섞인 용액이다.
이러한, FEP 용액을 이용한 제 1 배면 산화막(103)의 식각은 약 6 초간 진행된다. 이 때, TEOS 성분의 제 1 배면 산화막(103)이 식각되는 두께는 약 1000Å 정도 달한다.
도 1d와 같이, 상기 제 1 산화막(102) 상부에 질화막(104)을 증착함과 동시에 기판 배면의 배면 질화막(105)을 증착한다. 이 때, 상기 증착되는 질화막(104) 및 배면 질화막(105)은 SiN막이며, 이 경우, 배면 질화막(105)은 고온의 조건에서 기판(100) 배면에는 정상적으로 증착이 안되므로, 저온, 즉, 약 550°이하의 온도에서 LPCVD(Low Pressure Chemical Vapor Deposition) 공정으로 형성된다.
도 1e와 같이, 상기 질화막(104) 상에 제 2 산화막(106)을 증착한다. 이 때, 기판(100) 배면의 상기 배면 질화막(105) 하부에도 제 2 배면 산화막(107)이 형성된다.
도 1f와 같이, 상기 기판(100) 배면의 제 2 배면 산화막(107)을 제거한다. 이 경우, 상기 제 2 배면 산화막(107)의 제거는 FEP 용액을 이용하여 식각하여 이루어진다. 여기서, 상기 FEP 용액은 HF: HNO3: H2O 용액이 각각 1:6:3으로 섞인 용액이다.
이러한, FEP 용액을 이용한 제 2 배면 산화막(107)의 식각은 약 6 초간 진행된다. 이 때, TEOS 성분의 제 2 배면 산화막(107)이 식각되는 두께는 약 1000Å 정도 달한다. 이 때, 상기 제 2 배면 산화막(107) 하부에 위치하는 배면 질화막(105)에도 약간의 식각, 예를 들어 10Å의 두께가 식각되는데, 이는 상기 제 2 배면 산화막(107)에 비해서 매우 작은 두께에 상당하여, 정상적인 식각 방지 및 구리 확산 방지의 기능을 함에 있어서, 문제가 없는 정도이다.
도 1g와 같이, 상기 제 2 산화막(106), 질화막(104), 제 1 산화막(102)을 선택적으로 제거하여 상기 게이트 전극(101) 측부에 스페이서(108)를 형성한다.
이어, 상기 게이트 전극(101) 및 스페이서(108)를 포함한 기판(100) 전면에 코발트 박막(110)을 형성하여, 상기 기판(100)에 형성되어 있는 소오스/드레인 영 역 및 게이트 전극(101) 상부에 실리사이드를 형성한다. 이 경우, 상기 코발트 박막(110)의 증착시 상기 기판(100)의 배면, 즉, 질화막(105) 하부에도 배면 코발트 박막(111)이 더 증착된다.
이 경우, 상기 실리사이드 형성 후, 반응하지 않은 코발트 물질은 제거되게 된다.
상술한 본 발명의 반도체 소자의 제조 방법은, 질화막(Si3N4)이 구리 확산(Cu diffusion)을 억제한다는 것으로부터 착안한 것이다.
스페이서(Spacer)에 사용되는 질화막(SiN)과 제 1 금속 배선 식각 방지막으로 이용되는 질화막(SiN)을 이용하여 효과적이며, 경제적으로 구리 오염(Cu contamination) 방지막으로 사용한다는 것이다.
상기와 같은 본 발명의 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
본 발명은, 스페이서 형성시 기판 배면에 증착되는 성분 중 산화막은 제거하고 질화막은 남김으로써, 질화막이 가지는 확산 방지와 식각 방지 기능을 이용하여, 배선으로 구리를 사용시 발생하는 구리 오염(Cu contamination)을 억제할 수 있다.
기존의 반도체 소자의 제조 방법에 있어서는, 구리 오염(Cu contamination)에 아주 열악한 구조를 갖고 있으나 본 발명은 새로운 막질을 사용하지 않으며 구리 오염(Cu contamination)을 억제하여 소자 신뢰성 향상이 기대된다.

Claims (8)

  1. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함한 기판 전면에 제 1 산화막을 증착하는 단계;
    상기 기판 배면의 산화막을 제거하는 단계;
    상기 제 1 산화막 상부에 질화막을 증착함과 동시에 기판 배면의 배면 질화막을 증착하는 단계;
    상기 질화막 상에 제 2 산화막을 증착하는 단계;
    상기 기판 배면의 산화막을 제거하는 단계;
    상기 제 2 산화막, 질화막, 제 1 산화막을 선택적으로 제거하여 상기 게이트 전극 측부에 스페이서를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 기판 배면의 산화막은 상기 기판 상부에 제 1, 제 2 산화막 증착시 함께 형성되는 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 제 1, 제 2 산화막은 TEOS(Tetra Ethyl Ortho Silicate)인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 질화막은 SiN막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 질화막은 550°이하의 온도에서 LPCVD(Low Pressure Chemical Vapor Deposition) 공정으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 기판 배면의 산화막의 제거는 FEP 용액을 이용하여 식각하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6항에 있어서,
    상기 FEP 용액은 HF: HNO3: H2O 용액이 각각 1:6:3으로 섞인 용액인 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1항에 있어서,
    상기 게이트 전극 형성 후, 그 양측의 기판 부위에 불순물을 주입하는 단계를 더 진행함을 특징으로 하는 반도체 소자의 제조 방법.
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