KR100565750B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 소자 격리막의 손실로 인한 레키지의 문제를 방지하여 보다 안정적인 소자를 구현하도록 한 반도체 소자의 제조방법에 관한 것으로서, 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판의 소자 분리 영역에 트랜치를 형성하고 절연물질을 매립하여 소자 격리막을 형성하는 단계와, 상기 반도체 기판의 액티브 영역 및 소자 격리막상에 게이트 절연막을 개재하여 제 1, 제 2 게이트 전극을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극의 양측면에 절연막 측벽을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 제 2 게이트 전극의 상부에 캡 산화막을 형성하는 단계와, 상기 트랜치가 형성된 반도체 기판의 측면에 실리사이드 방지층을 형성하는 단계와, 상기 제 1 게이트 전극 및 소오스/드레인 불순물 영역이 형성된 반도체 기판에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
실리사이드, 고전압, 저전압, 트랜치
Description
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 101 : 소자 격리막
102 : 게이트 절연막 103 : 제 1 게이트 전극
104 : 제 2 게이트 전극 105 : 절연막 측벽
106 : 산화막 107 : 질화막
108 : 금속막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자 격리막의 손실에 의한 레키지(leakage)의 문제를 방지하여 보다 안정적인 소자를 구현하도록 한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 다양화되어짐에 따라 각각 소자 특성에 따라 다양한 형태로 구동되는 소자를 필요로 하게 된다.
특히, 고전압(high voltage) 소자와 저전압(low voltage) 소자가 같은 칩(chip)내에서 동시에 구현되는 경우에 있어서는 매우 까다롭게 되고 또한 제조시 많은 문제점을 발생하게 된다.
일반적으로 저전압 소자상에서 고전압 소자를 구현하기 위해서는 기존과는 달리 고전압 소자를 위한 게이트 산화막이 추가적으로 생성할 필요가 있으며 그 두께는 소자의 특성에 따라 크게 바뀌는 경우가 많게 된다. 그런데 이러한 두께의 변화가 어느 이상을 넘어서게 되면 저전압 소자를 생성하기 위해 고전압 소자의 게이트 산화막을 제거할 때 소자 격리막의 손실(loss)이 함께 일어나게 된다.
일반적인 고전압 소자와 저전압 소자의 제조 방법을 살펴보면 다음과 같다.
즉, 액티브 영역과 소자 격리 영역으로 정의된 반도체 기판의 소자 격리 영역에 소자 격리막을 형성하고, 상기 반도체 기판의 액티브 영역상에 제 1 산화막을 형성하고, 저전압 소자 영역에 해당하는 제 1 산화막을 선택적으로 식각하고, 상기 제 1 산화막이 제가된 저전압 소자 영역에 상기 제 1 산화막보다 얇은 두께를 갖는 제 2 산화막을 형성한다.
이어, 상기 제 1, 제 2 산화막이 형성된 반도체 기판상에 게이트 전극용 폴리 실리콘층을 증착한 후 선택적으로 패터닝하여 게이트 전극을 형성하고 있다.
여기서, 상기 저전압 소자의 제 1 산화막을 식각할 때 습식(wet) 방식을 사 용하여 제거하게 되는데 트랜치의 내부에 채워지는 TEOS 산화막과 고전압 소자로 생성한 제 1 산화막의 식각 비(etch rate)에 차이가 발생하여 많은 양의 소자 격리막의 손실이 발생하게 된다.
이러한 문제점이 계속적인 식각과 세정(cleaning) 공정을 진행하면서 점차적으로 누적되고 최종적으로 실리사이드(silicide) 생성 이전 공정인 캡 절연막 형성 공정에서 게이트 전극 위에 산화막을 증착(deposition)하여 이를 제거하는 공정에서 액티브(Active) 영역의 산화막을 제거할 때 다시 한번 과도한 오버 식각(Over Etch)에 의해 많은 소자 격리막의 손실을 초래하게 된다.
이러한 소자 격리막의 손실은 후속 공정인 실리사이드 생성 시 과도한 실리사이드가 형성되어 트랜치(trench) 아래에 형성된 웰(well)과 레키지(leakage)를 만들게 되거나 DC에서 고전압을 인가하였을 때 파괴전압(breakdown voltage)을 유발하게 되어 소자에 치명적인 손상을 주게 된다.
이처럼 과도한 실리사이드가 형성된 근본적인 원인은 기존의 전면뿐만 아니라 소자 격리막의 손실이 유발된 영역의 측면부에서도 실리사이드가 형성됨으로써 소자 격리 영역과 액티브 영역이 만나는 부위의 실리사이드가 과도하게 생성된다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 액티브 영역과 소자 분리 영역으로 정의된 반도 체 기판(10)의 소자 분리 영역에 소자 분리막(11)을 형성한다.
여기서, 상기 소자 분리막(11)은 반도체 기판(10)의 소자 분리 영역에 소정깊이의 트랜치를 형성한 후, 절연 물질을 매립하여 형성한다.
이어, 상기 반도체 기판(10)의 액티브 영역 및 소자 분리막(11)상에 게이트 산화막(12)을 개재하여 제 1, 제 2 게이트 전극(13,14)을 각각 형성한다.
여기서, 상기 액티브 영역에 형성되는 제 1 게이트 전극(13)은 저전압 소자용 게이트 전극이고, 상기 소자 격리막(11)상에 형성되는 제 2 게이트 전극(14)은 고전압 소자용 게이트 전극이다.
한편, 상기 고전압 소자는 일부만 나타낸 것으로서, 액티브 영역과 소자 분리막에 상기 제 2 게이트 전극(14)이 오버랩되어 형성되고 있다.
그리고 상기 제 1, 제 2 게이트 전극(13,14)을 포함한 반도체 기판(10)의 전면에 절연막을 형성한 후, 에치백 공정을 실시하여 상기 제 1, 제 2 게이트 전극(13,14)의 양측면에 절연막 측벽(15)을 형성한다.
이때 상기 절연막 측벽(15)을 형성할 때 소자 격리막(11)의 에지 부분이 소정부분 손실되어 식각된다(A).
이어, 상기 제 1, 제 2 게이트 전극(13,14) 양측의 반도체 기판(10) 표면내에 소오스/드레인 불순물 영역(도시도지 않음)을 형성한다.
도 1b에 도시한 바와 같이, 상기 제 1, 제 2 게이트 전극(13,14)을 포함한 반도체 기판(10)의 전면에 산화막(16)을 100 ~ 1500Å의 두께로 형성한다.
도 1c에 도시한 바와 같이, 상기 산화막(16)이 제 2 게이트 전극(14)상에만 남도록 포토 및 식각 공정을 통해 상기 산화막(16)을 선택적으로 식각하여 상기 제 2 게이트 전극(14)상에 갭 산화막(16a)을 형성한다.
여기서, 상기 갭 산화막(16a)을 형성하기 위해 식각 공정시에 산화막(16) 뿐만 아니라 소자 격리 영역에 형성된 소자 격리막(11) 또한 많은 손실을 가지게 된다(B).
도 1d에 도시한 바와 같이, 상기 반도체 기판(10)의 전면에 티타늄(Ti) 또는 코발트(Co) 등의 금속막(17)을 스퍼터(sputter) 증착법으로 형성한다.
도 1e에 도시한 바와 같이, 상기 금속막(17)이 형성된 반도체 기판(10)에 열처리 공정을 실시하여 상기 제 1 게이트 전극(13) 및 소오스/드레인 불순물 영역이 형성된 반도체 기판(10)에 금속 실리사이드막(17a)을 형성한다.
이어, 상기 제 1 게이트 전극(13) 및 반도체 기판(10)과 반응하지 않는 금속막(17)을 습식 식각(wet etch)을 통해 제거한다.
그러나 상기와 같은 종래 기술에 의한 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 금속 실리사이드막을 형성할 때 소자 격리막이 손실된 측면부까지 실리사이드가 형성되어 실리사이드 측면부가 비정상적(abnormal)으로 형성되어 이 부분(C)에서 레키지 패스(leakage pass)의 경로가 제공되어 소자의 동작시에 동작 특성을 저하시키는 요인으로 작용한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 소자 격리막 의 손실로 인한 레키지의 문제를 방지하여 보다 안정적인 소자를 구현하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판의 소자 분리 영역에 트랜치를 형성하고 절연물질을 매립하여 소자 격리막을 형성하는 단계와, 상기 반도체 기판의 액티브 영역 및 소자 격리막상에 게이트 절연막을 개재하여 제 1, 제 2 게이트 전극을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극의 양측면에 절연막 측벽을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 제 2 게이트 전극의 상부에 캡 산화막을 형성하는 단계와, 상기 트랜치가 형성된 반도체 기판의 측면에 실리사이드 방지층을 형성하는 단계와, 상기 제 1 게이트 전극 및 소오스/드레인 불순물 영역이 형성된 반도체 기판에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판(100)의 소자 분리 영역에 소자 분리막(101)을 형성한다.
여기서, 상기 소자 분리막(101)은 반도체 기판(100)의 소자 분리 영역에 소정깊이의 트랜치를 형성한 후, 절연 물질을 매립하여 형성한다.
이어, 상기 반도체 기판(100)의 액티브 영역 및 소자 분리막(101)상에 게이트 산화막(102)을 개재하여 제 1, 제 2 게이트 전극(103,104)을 각각 형성한다.
여기서, 상기 액티브 영역에 형성되는 제 1 게이트 전극(103)은 저전압 소자용 게이트 전극이고, 상기 소자 격리막(101)상에 형성되는 제 2 게이트 전극(104)은 고전압 소자용 게이트 전극이다.
한편, 상기 고전압 소자는 일부만 나타낸 것으로서, 액티브 영역과 소자 분리막에 상기 제 2 게이트 전극(104)이 오버랩되어 형성되고 있다.
그리고 상기 제 1, 제 2 게이트 전극(103,104)을 포함한 반도체 기판(100)의 전면에 절연막을 형성한 후, 에치백 공정을 실시하여 상기 제 1, 제 2 게이트 전극(103,104)의 양측면에 절연막 측벽(105)을 형성한다.
이때 상기 절연막 측벽(105)을 형성할 때 소자 격리막(101)의 에지 부분이 소정부분 손실되어 식각된다(A).
이어, 상기 제 1, 제 2 게이트 전극(103,104) 양측의 반도체 기판(100) 표면내에 소오스/드레인 불순물 영역(도시되지 않음)을 형성한다.
도 2b에 도시한 바와 같이, 상기 제 1, 제 2 게이트 전극(103,104)을 포함한 반도체 기판(100)의 전면에 산화막(106)을 100 ~ 1500Å의 두께로 형성한다.
도 2c에 도시한 바와 같이, 상기 산화막(106)이 제 2 게이트 전극(104)상에만 남도록 포토 및 식각 공정을 통해 상기 산화막(106)을 선택적으로 식각하여 상 기 제 2 게이트 전극(104)상에 갭 산화막(106a)을 형성한다.
여기서, 상기 갭 산화막(106a)을 형성하기 위해 식각 공정시에 산화막(106) 뿐만 아니라 소자 격리 영역에 형성된 소자 격리막(101) 또한 많은 손실을 가지게 된다(B).
도 2d에 도시한 바와 같이, 상기 반도체 기판(100)의 전면에 질화막(107)을 약 100 ~ 300Å의 두께로 형성한다.
도 2e에 도시한 바와 같이, 상기 질화막(107)의 전면에 에치백(etch back) 공정을 실시하여 상기 소자 격리막(101)이 손실된 부분에 질화막 측벽(107a)을 형성한다.
여기서, 상기 질화막 측벽(107a)은 상기 소자 격리막(101)이 손실되어 노출되는 반도체 기판(100)의 측면에 형성된다.
도 2f에 도시한 바와 같이, 상기 반도체 기판(100)의 전면에 티타늄(Ti) 또는 코발트(Co) 등의 금속막(108)을 스퍼터(sputter) 증착법으로 형성한다.
도 2g에 도시한 바와 같이, 상기 금속막(108)이 형성된 반도체 기판(100)에 열처리 공정을 실시하여 상기 제 1 게이트 전극(103) 및 소오스/드레인 불순물 영역이 형성된 반도체 기판(100)에 금속 실리사이드막(108a)을 형성한다.
여기서, 상기 금속 실리사이드막(108a)을 형성할 때 상기 소자 격리막(101)이 손실된 부분에 형성된 질화막 측벽(107a)에 의해 소자 격리막(101)의 측면부 즉, 노출된 반도체 기판(100)의 표면에 금속 실리사이드막이 형성되지 않아 안정된 실리사이드막을 형성할 수가 있다.
이어, 상기 제 1 게이트 전극(103) 및 반도체 기판(100)과 반응하지 않는 금속막(108)을 습식 식각을 통해 제거한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
즉, 여러 공정에 거쳐 소자 격릭막이 손실된 부분에 측벽 질화막층을 형성하여 원하는 부위에만 안정적으로 금속 실리사이드막을 형성하여 레키지 패스(leakage pass)를 방지하고 파괴전압(breakdown voltage)을 사전에 방지함으로써 궁극적으로 안정된 소자를 구현할 수 있다.
Claims (3)
- 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판의 소자 분리 영역에 트랜치를 형성하고 절연물질을 매립하여 소자 격리막을 형성하는 단계;상기 반도체 기판의 액티브 영역 및 소자 격리막상에 게이트 절연막을 개재하여 제 1, 제 2 게이트 전극을 형성하는 단계;상기 제 1, 제 2 게이트 전극의 양측면에 절연막 측벽을 형성하는 단계;상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계;상기 제 2 게이트 전극의 상부에 캡 산화막을 형성하는 단계;상기 트랜치가 형성된 반도체 기판의 측면에 실리사이드 방지층을 형성하는 단계;상기 제 1 게이트 전극 및 소오스/드레인 불순물 영역이 형성된 반도체 기판에 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 실리사이드 방지층은 질화막을 전면에 형성한 후 에치백하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 질화막은 약 100 ~ 300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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