JPH04165651A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04165651A JPH04165651A JP29288790A JP29288790A JPH04165651A JP H04165651 A JPH04165651 A JP H04165651A JP 29288790 A JP29288790 A JP 29288790A JP 29288790 A JP29288790 A JP 29288790A JP H04165651 A JPH04165651 A JP H04165651A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に配線層間膜
の平坦化および導通孔の製造方法に関する。
の平坦化および導通孔の製造方法に関する。
近年、ＬＳＩ配線の微細化、多層化にともない、配線層
間膜の平坦化はその重要性を増している。平坦化法とし
てはケイ素化合物のアルコール溶液（以後ＳＯＧと記す
）を回転塗布し焼成する方法が一般的である。この方法
を用いた層間膜形成方法を第３図（ａ）〜（ｄ）に従い
説明する。
間膜の平坦化はその重要性を増している。平坦化法とし
てはケイ素化合物のアルコール溶液（以後ＳＯＧと記す
）を回転塗布し焼成する方法が一般的である。この方法
を用いた層間膜形成方法を第３図（ａ）〜（ｄ）に従い
説明する。
第３図（ａ）は従来の半導体装置の要部の断面図である
。半導体基板３１の表面に形成された絶縁膜３２上に形
成された下層Ａｊ２配線３３上にプラズマＣＶＤ法を用
いたシリコン酸化膜（以下プラズマ酸化膜と記す）３４
を形成し、ＳＯＧ膜３５を塗布・焼成により形成し、さ
らにプラズマ酸化膜３６を形成して配線層間膜とする。
。半導体基板３１の表面に形成された絶縁膜３２上に形
成された下層Ａｊ２配線３３上にプラズマＣＶＤ法を用
いたシリコン酸化膜（以下プラズマ酸化膜と記す）３４
を形成し、ＳＯＧ膜３５を塗布・焼成により形成し、さ
らにプラズマ酸化膜３６を形成して配線層間膜とする。
その後、下層配線と上層配線を接続するための導通孔を
開孔するが、通常ウェットエツチングにより上部にテー
パーをつけ、その後異方性ドライエツチングを用いる方
法か一般的である。中間層に用いるＳＯＧ膜は第３図＜
ｂ＞に示すように、配線段差上のＳＯＧ膜がなくなるｔ
てエツチバ・ツクして用いる場合もある。
開孔するが、通常ウェットエツチングにより上部にテー
パーをつけ、その後異方性ドライエツチングを用いる方
法か一般的である。中間層に用いるＳＯＧ膜は第３図＜
ｂ＞に示すように、配線段差上のＳＯＧ膜がなくなるｔ
てエツチバ・ツクして用いる場合もある。
１、発明が解決し５ようとする課題〕
この従来の半導体装置の製造方法ては、ウェットエッチ
〉グかＳ ＯＧ層に達してしまうと、ＳＯＧ層か工・・
ノチングされていまい層間膜中に空洞３７ができてしま
う（第３図（Ｃ））。この現象はＳＯＧをエッチハック
する場合界面を通して同様のＳＯＧ異常エツチングか起
きる。このため上層の絶縁膜のＭ厚内でウェットエツチ
ングを止めなければならない。とこイ）がより良い平坦
性を得るためには、ＳＯＧの膜厚、あるいは、５ＯＧＦ
層の絶縁膜膜厚を大きくする必要かある。後者について
説明すると、一般にＳＯＧの平坦性は、下層ライン／ス
ペースのライン幅が大きくなるほど、また、スペース幅
か小さくなるほと良くなる傾向がある。Ｓ ＯＧ Ｔ層
の絶縁膜の膜厚を大きくすることは実質的に下層配線の
ライン幅を大きくスペース幅を小さくすることになるた
め平坦性か向上する。
〉グかＳ ＯＧ層に達してしまうと、ＳＯＧ層か工・・
ノチングされていまい層間膜中に空洞３７ができてしま
う（第３図（Ｃ））。この現象はＳＯＧをエッチハック
する場合界面を通して同様のＳＯＧ異常エツチングか起
きる。このため上層の絶縁膜のＭ厚内でウェットエツチ
ングを止めなければならない。とこイ）がより良い平坦
性を得るためには、ＳＯＧの膜厚、あるいは、５ＯＧＦ
層の絶縁膜膜厚を大きくする必要かある。後者について
説明すると、一般にＳＯＧの平坦性は、下層ライン／ス
ペースのライン幅が大きくなるほど、また、スペース幅
か小さくなるほと良くなる傾向がある。Ｓ ＯＧ Ｔ層
の絶縁膜の膜厚を大きくすることは実質的に下層配線の
ライン幅を大きくスペース幅を小さくすることになるた
め平坦性か向上する。
いずれにしろ層間膜全体の膜厚は導通孔部の一１層アル
ミニウムのカバしジか悪くなるなめそれはと大きくてき
ないので、下層絶縁膜やＳＯＧ膜厚を太きぐすると、」
−７層絶縁膜の膜厚を小さくする必要かある。そうする
と、前述した理由により導通孔上部のテーパーを大きく
とることができなくなり、結局、第３図（（」）に示す
ように−１−層配線のカバレジ゛か悪化してし、まう。
ミニウムのカバしジか悪くなるなめそれはと大きくてき
ないので、下層絶縁膜やＳＯＧ膜厚を太きぐすると、」
−７層絶縁膜の膜厚を小さくする必要かある。そうする
と、前述した理由により導通孔上部のテーパーを大きく
とることができなくなり、結局、第３図（（」）に示す
ように−１−層配線のカバレジ゛か悪化してし、まう。
本発明の目的は、ＳＯＧがウェットエツチング液により
エツチングされることがなく、そのなめ層間膜内部に空
洞が生しることなく良好な導通孔形状を再現性よく実現
でき、またウェットエ・ソチングを用いなくても良好な
導通孔形状および層間膜の平坦化か実現できる半導体装
置の製造方法を提供することにある。
エツチングされることがなく、そのなめ層間膜内部に空
洞が生しることなく良好な導通孔形状を再現性よく実現
でき、またウェットエ・ソチングを用いなくても良好な
導通孔形状および層間膜の平坦化か実現できる半導体装
置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、半導体基板の絶縁膜
」−に形成された複数の金属配線上に、物理的蒸着ある
いは化学的蒸着により第１−の絶縁膜を形成するＬ程と
、この第１の絶縁膜」−に塗布・焼成により第２の絶縁
膜を形成する一Ｊ−程と、この第２の絶縁膜上に物理的
蒸着あるいは化学的蒸着により第３の絶縁膜を形成する
工程と、前記金属配線−Ｌの所望の位置に上層配線と接
続するための導通孔を形成する工程と、全面をエッチバ
ックし、第１．の絶縁膜、第２の絶縁膜、第３の絶縁膜
よりなる配線層間膜を所望の膜厚とする工程とを含むこ
とを特徴として構成される。
」−に形成された複数の金属配線上に、物理的蒸着ある
いは化学的蒸着により第１−の絶縁膜を形成するＬ程と
、この第１の絶縁膜」−に塗布・焼成により第２の絶縁
膜を形成する一Ｊ−程と、この第２の絶縁膜上に物理的
蒸着あるいは化学的蒸着により第３の絶縁膜を形成する
工程と、前記金属配線−Ｌの所望の位置に上層配線と接
続するための導通孔を形成する工程と、全面をエッチバ
ックし、第１．の絶縁膜、第２の絶縁膜、第３の絶縁膜
よりなる配線層間膜を所望の膜厚とする工程とを含むこ
とを特徴として構成される。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めに工程順に示した断面図である。まず、第１図＜ａ）
に示すように、半導体基板１１上の絶縁膜１２上にアル
ミニウム配線１−３を形成し、プラズマ酸化膜１４を全
面に６００ ＯＡの厚さに形成した後ＳＯＧ溶液を回転
塗布し、引き続き、〕５０℃１３００°Ｃ，４００°Ｃ
の熱処理を順次施し、平坦部膜厚が２０００Ａとなるよ
うなＳＯＧ層］５を形成する。次に全面にプラズマ酸化
膜１６を８０００Ａの厚さに成長する。
めに工程順に示した断面図である。まず、第１図＜ａ）
に示すように、半導体基板１１上の絶縁膜１２上にアル
ミニウム配線１−３を形成し、プラズマ酸化膜１４を全
面に６００ ＯＡの厚さに形成した後ＳＯＧ溶液を回転
塗布し、引き続き、〕５０℃１３００°Ｃ，４００°Ｃ
の熱処理を順次施し、平坦部膜厚が２０００Ａとなるよ
うなＳＯＧ層］５を形成する。次に全面にプラズマ酸化
膜１６を８０００Ａの厚さに成長する。
次に、第１図（ｂ）に示すように通常のフォトリソグラ
フィを用いて所望の位置に導通孔を開孔する。この際の
エツチングは、バッフアートフッ酸（ＢＨＦ）で５００
０Ａエツチングした後、残りをＲＩＥで開孔する。
フィを用いて所望の位置に導通孔を開孔する。この際の
エツチングは、バッフアートフッ酸（ＢＨＦ）で５００
０Ａエツチングした後、残りをＲＩＥで開孔する。
次に、第１図（ｃ）に示すように全面を５００〇八リア
クテイブイオンエ・ンチング（ＲＩＥ）でエッチバック
する。
クテイブイオンエ・ンチング（ＲＩＥ）でエッチバック
する。
この製造方法では、ＳＯＧ上のプラズマ酸化膜厚が大き
いのでウェットエツチングに十分なマージンを持つこと
ができる。さらに、全面をＲＩＥでエッチバックする際
、ＲＩＥに含才れる等方性エツチング成分により、導通
孔形状や段差被覆形状かさらに向−卜するという効果も
有している。
いのでウェットエツチングに十分なマージンを持つこと
ができる。さらに、全面をＲＩＥでエッチバックする際
、ＲＩＥに含才れる等方性エツチング成分により、導通
孔形状や段差被覆形状かさらに向−卜するという効果も
有している。
なお、第１図（ｂ）における導通孔の開孔は下層アルミ
ニウム配線に達する必要はなく、後のエッチバックで除
去できるだけの膜厚は残してもかｔわない。
ニウム配線に達する必要はなく、後のエッチバックで除
去できるだけの膜厚は残してもかｔわない。
第２図（ａ）、（ｂ）は本発明の他の実施例を説明する
ための工程断面図である。第２図（ａ）に示すように、
層間膜の形成は第１の実施例と同様に行い、導通孔の開
孔はＲＩＥのみで行う。次に、第２図（ｂ）に示すよう
に、全面を例えば８ｍＴｏｒｒ、３ｋＷの条件で５００
ＯＡアルゴンスパッタエツチングによりエッチバック
し、導通孔上部にテーパーをつけるとともに眉間膜を所
望の厚さとする。この方法では、ウェットエツチングを
全く用いないため工程の簡略化とともにＳＯＧの異常エ
ッチを全く心配せずに良好な形状の導通孔を開孔するこ
とができる。
ための工程断面図である。第２図（ａ）に示すように、
層間膜の形成は第１の実施例と同様に行い、導通孔の開
孔はＲＩＥのみで行う。次に、第２図（ｂ）に示すよう
に、全面を例えば８ｍＴｏｒｒ、３ｋＷの条件で５００
ＯＡアルゴンスパッタエツチングによりエッチバック
し、導通孔上部にテーパーをつけるとともに眉間膜を所
望の厚さとする。この方法では、ウェットエツチングを
全く用いないため工程の簡略化とともにＳＯＧの異常エ
ッチを全く心配せずに良好な形状の導通孔を開孔するこ
とができる。
以上説明したように本発明は、厚く形成した上層絶縁膜
の膜厚内で余裕を持ってウェットエツチングした後、全
面をエッチバックして所望の膜厚とすることにより、Ｓ
ＯＧがウェットエツチング液によりエツチングされるこ
とがないので、層間膜内部に空洞が生じることなく良好
な導通孔形状を再現性良く実現できる。また実施例２の
ようにウェットエツチングを用いなくても良好な導通孔
形状を得ることができる。このようにして、良好な導通
孔形状および層間膜の平坦化が実現できるので、半導体
装置の信頼性を向上することができる。
の膜厚内で余裕を持ってウェットエツチングした後、全
面をエッチバックして所望の膜厚とすることにより、Ｓ
ＯＧがウェットエツチング液によりエツチングされるこ
とがないので、層間膜内部に空洞が生じることなく良好
な導通孔形状を再現性良く実現できる。また実施例２の
ようにウェットエツチングを用いなくても良好な導通孔
形状を得ることができる。このようにして、良好な導通
孔形状および層間膜の平坦化が実現できるので、半導体
装置の信頼性を向上することができる。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの工程断面図、第２図（ａ）、（ｂ）は本発明の他の
実施例を説明するための工程断面図、第３図（ａ）〜（
ｄ）は従来例を説明するための断面図である。 １１．２１．３１・・・半導体基板、１２，２２゜３２
・・・絶縁膜、１３，２３．３３・・・アルミニウム配
線、１４，１６，２４，２６，３４．３６・・・プラズ
マ酸化膜、１５．２５．３５・・・３００層、３７・・
・ＳＯＧ異常エッチ部、３８・・・上層アルミニウム配
線。
めの工程断面図、第２図（ａ）、（ｂ）は本発明の他の
実施例を説明するための工程断面図、第３図（ａ）〜（
ｄ）は従来例を説明するための断面図である。 １１．２１．３１・・・半導体基板、１２，２２゜３２
・・・絶縁膜、１３，２３．３３・・・アルミニウム配
線、１４，１６，２４，２６，３４．３６・・・プラズ
マ酸化膜、１５．２５．３５・・・３００層、３７・・
・ＳＯＧ異常エッチ部、３８・・・上層アルミニウム配
線。
Claims (1)
- 半導体基板の絶縁膜上に形成された複数の金属配線上
に、物理的蒸着あるいは化学的蒸着により第１の絶縁膜
を形成する工程と、前記第１の絶縁膜上に塗布・焼成に
より第２絶縁膜を形成する工程と、前記第２の絶縁膜上
に、物理的蒸着あるいは化学的蒸着により第３の絶縁膜
を形成する工程と、前記金属配線上の所望の位置に上層
配線と接続するための導通孔を形成する工程と、全面を
エッチバックし、第１の絶縁膜、第２の絶縁膜、第３の
絶縁膜よりなる配線層間膜を所望の膜厚とする工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292887A JP2699644B2 (ja) | 1990-10-30 | 1990-10-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292887A JP2699644B2 (ja) | 1990-10-30 | 1990-10-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04165651A true JPH04165651A (ja) | 1992-06-11 |
| JP2699644B2 JP2699644B2 (ja) | 1998-01-19 |
Family
ID=17787667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2292887A Expired - Lifetime JP2699644B2 (ja) | 1990-10-30 | 1990-10-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2699644B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281112B1 (en) | 1996-04-19 | 2001-08-28 | Nec Corporation | Structure of interlayer insulator film and method for planarization of interlayer insulator film |
| JP2015167261A (ja) * | 1995-11-27 | 2015-09-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258021A (ja) * | 1987-04-16 | 1988-10-25 | Toshiba Corp | 接続孔の形成方法 |
| JPS63276246A (ja) * | 1987-05-08 | 1988-11-14 | Nec Corp | 半導体装置 |
| JPH01152651A (ja) * | 1987-12-09 | 1989-06-15 | Oki Electric Ind Co Ltd | 多層配線の形成方法 |
-
1990
- 1990-10-30 JP JP2292887A patent/JP2699644B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258021A (ja) * | 1987-04-16 | 1988-10-25 | Toshiba Corp | 接続孔の形成方法 |
| JPS63276246A (ja) * | 1987-05-08 | 1988-11-14 | Nec Corp | 半導体装置 |
| JPH01152651A (ja) * | 1987-12-09 | 1989-06-15 | Oki Electric Ind Co Ltd | 多層配線の形成方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015167261A (ja) * | 1995-11-27 | 2015-09-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US6281112B1 (en) | 1996-04-19 | 2001-08-28 | Nec Corporation | Structure of interlayer insulator film and method for planarization of interlayer insulator film |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2699644B2 (ja) | 1998-01-19 |
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