KR100552856B1 - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR100552856B1 KR100552856B1 KR1020040028156A KR20040028156A KR100552856B1 KR 100552856 B1 KR100552856 B1 KR 100552856B1 KR 1020040028156 A KR1020040028156 A KR 1020040028156A KR 20040028156 A KR20040028156 A KR 20040028156A KR 100552856 B1 KR100552856 B1 KR 100552856B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- insulating film
- semiconductor device
- air
- wiring
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000011229 interlayer Substances 0.000 claims abstract description 15
- 239000010410 layer Substances 0.000 claims abstract description 13
- 230000001131 transforming effect Effects 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 12
- 239000004721 Polyphenylene oxide Substances 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 238000001035 drying Methods 0.000 claims description 4
- 229920000570 polyether Polymers 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 3
- 150000004945 aromatic hydrocarbons Chemical class 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims description 3
- 239000011261 inert gas Substances 0.000 claims description 3
- 229920001721 polyimide Polymers 0.000 claims description 3
- 229910021426 porous silicon Inorganic materials 0.000 claims description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 3
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 3
- 229910052786 argon Inorganic materials 0.000 claims description 2
- 229910052734 helium Inorganic materials 0.000 claims description 2
- 229910052743 krypton Inorganic materials 0.000 claims description 2
- 229910052754 neon Inorganic materials 0.000 claims description 2
- 229910052724 xenon Inorganic materials 0.000 claims description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims 2
- 238000004140 cleaning Methods 0.000 claims 1
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 7
- 239000010936 titanium Substances 0.000 description 12
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 11
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 239000006117 anti-reflective coating Substances 0.000 description 4
- 239000012790 adhesive layer Substances 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 239000004215 Carbon black (E152) Substances 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 125000003118 aryl group Chemical group 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 229930195733 hydrocarbon Natural products 0.000 description 1
- 150000002430 hydrocarbons Chemical class 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y40/00—Manufacture or treatment of nanostructures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명의 목적은 고집적 소자의 배선 사이의 기생 캐패시턴스 증가를 억제하여 신호지연을 최소화함으로써 고속 소자를 용이하게 구현하는 것이다.
본 발명의 목적은 상부에 하부 절연막이 형성되고, 하부 절연막 상에는 서로 이격되어 배선이 형성된 반도체 기판을 준비하는 단계; 배선 사이의 하부 절연막 및 배선 상부 표면에 제 1 및 제 2 워터마크를 형성하는 단계; 제 1 및 제 2 워터마크를 에어버블로 변형시키는 단계; 기판 전면 상에 저유전율의 제 1 절연막을 형성함과 동시에 제 1 및 제 2 에어버블을 성장시켜 배선 사이의 간격 및 배선 상부에 제 1 및 제 2 에어갭을 형성하는 단계; 제 2 에어갭이 노출되도록 상기 제 1 절연막의 상부를 제거하는 단계; 및 제 2 에어갭을 매립하도록 제 1 절연막 상에 저유전율의 제 2 절연막을 형성하여 층간절연막을 완성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
배선, 에어갭, 기생 캐패시턴스, 층간절연막, PE-CVD, SOG, 유전율
Description
도 1은 종래 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 순차적 공정 단면도.
※ 도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 하부절연막
22 : 제 1 Ti/TiN막 23 : Al막
24 : 제 2 Ti/TiN막 25a, 25b : 워터마크
26a, 26b : 에어버블 27a, 27b : 에어갭
28 : 제 1 절연막 29 : 제 2 절연막
200 : 배선 300 : 층간절연막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 배선 사이를 절연하는 층간절연막 형성방법에 관한 것이다.
일반적으로, 배선 기술은 집적회로(Intergated Circuit; IC)에서 트랜지스터 의 상호 연결회로, 전원공급 및 신호전달의 통로를 구현하는 기술을 말한다.
최근, 반도체 소자의 고집적화에 따른 선폭 감소로 인해 배선 사이의 간격은 점점 더 좁아지는 반면 높이는 상대적으로 더 증가하면서, 배선 사이의 간격(gap) 매립 공정이 문제로 대두되고 있다.
배선 사이를 절연하는 층간절연물질로 종래에는 갭매립 특성이 우수한 비피에스지(BoroPhospho-Silicate Glass; BPSG)막을 사용하였으나, 고온 공정의 문제로 인해 고밀도 플라즈마(High Density Plsma; HDP)를 이용한 화학기상증착(Chemical Vapor Deposition; CVD)에 의한 실리콘산화막(SiO2)을 주로 사용하고 있다.
도 1은 종래 반도체 소자의 단면도로서, 도 1에 도시된 바와 같이, 트랜지스터 등의 하부구조물(미도시)이 형성된 반도체 기판(10) 상에 하부절연막(11)이 형성되어 있고, 하부 절연막(11) 상에는 배선(100)이 서로 이격되어 형성되어 있다.
여기서, 배선(100)은 접착층으로서의 제 1 티타늄/티타늄나이트라이드(Ti/TiN)막(12), 배선금속막으로서의 알루미늄(Al)막(13) 및 난반사코팅(Anti-Reflective Coating; ARC)막으로서의 제 2 Ti/TiN막(14)이 순차적으로 적층된 구조로 이루어질 수 있다.
배선(100) 상에는 배선(100) 사이의 간격을 매립하도록 HDP-CVD에 의한 SiO2막으로 이루어진 층간절연막(15)이 형성되어 있다.
한편, 신호의 전파속도는 배선(100)의 저항(R)과 배선(100) 사이의 기생 캐패시턴스(C)에 의해 결정되고, 신호지연(T)는 일반적으로 하기의 식(1)로 표현된 다.
T ∝ RC ‥‥‥‥‥‥‥‥식(1)
그런데, 고집적화가 가속화되면서 배선(100) 사이의 간격(d)이 예컨대, 0.2㎛ 이하로 감소함에 따라, 하기의 식(2)를 통해 알 수 있는 바와 같이, 배선(100) 사이의 기생 캐패시턴스(C)가 증가하는 경향이 있다.
C =εS/d ‥‥‥‥‥‥‥‥‥식(2)
여기서, ε는 층간절연막의 유전율, S는 배선 면적, d는 배선 간격이다.
따라서, 기생 캐패시턴스(C)를 감소시키기 위해서는 배선면적(S) 및 유전율(ε)을 감소시켜야 한다.
그러나, 상술한 종래 반도체 소자에서는 층간절연막(15)이 SiO2막(ε= 3.7∼4)으로 이루어지고, 배선(100)의 저항(R)을 고려할 때 배선면적(S)을 증가시키기가 어렵기 때문에, 고집적화에 따른 신호지연(T) 증가는 피할 수 없으므로 고속 소자 구현에 어려움이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 고집적 소자의 배선 사이의 기생 캐패시턴스 증가를 억제하여 신호지연을 최소화함으로써 고속 소자를 용이하게 구현하는데 그 목적이 있다.
상기한 바와 같은 본 발명의 목적은 상부에 하부 절연막이 형성되고, 하부 절연막 상에는 서로 이격되어 배선이 형성된 반도체 기판을 준비하는 단계; 배선 사이의 하부 절연막 및 배선 상부 표면에 제 1 및 제 2 워터마크를 형성하는 단계; 제 1 및 제 2 워터마크를 에어버블로 변형시키는 단계; 기판 전면 상에 저유전율의 제 1 절연막을 형성함과 동시에 제 1 및 제 2 에어버블을 성장시켜 배선 사이의 간격 및 배선 상부에 제 1 및 제 2 에어갭을 형성하는 단계; 제 2 에어갭이 노출되도록 상기 제 1 절연막의 상부를 제거하는 단계; 및 제 2 에어갭을 매립하도록 제 1 절연막 상에 저유전율의 제 2 절연막을 형성하여 층간절연막을 완성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
이하, 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자가 본 발명을 보다 더 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
먼저, 도 2f를 참조하여 본 발명의 실시예에 따른 반도체 소자에 대하여 설명한다.
도 2f에 도시된 바와 같이, 트랜지스터 등의 하부 구조물(미도시)이 형성된 반도체 기판(20) 상에는 하부 절연막(21)이 형성되어 있다.
하부 절연막(21) 상에는 배선(200)이 서로 이격되어 형성되어 있다.
여기서, 배선(200)은 접착층으로서의 제 1 Ti/TiN막(22), 배선금속막으로서의 Al막(23) 및 ARC막으로서의 제 2 Ti/TiN막(24)이 순차적으로 적층된 구조로 이루어질 수 있다.
배선(200) 사이의 간격에는 공기로 이루어져 유전율이 1인 제 1 에어갭(air gap; 27a)이 형성되어 있다.
제 1 에어갭(27a) 및 배선(200) 상에는 종래 SiO2 보다 낮은 약 2 내지 3 정도의 저유전율을 가지는 층간절연막(300)이 형성되어 있다.
여기서, 층간절연막(300)은 배선(200)을 노출시키는 제 2 에어갭(27b)을 구비하고 제 1 에어갭(27a)을 유지하면서 제 1 에어갭(27a) 및 배선(200) 상에 형성된 저유전율의 제 1 절연막(28)과, 제 2 에어갭(27b)을 매립하면서 제 1 절연막(28) 상에 형성된 저유전율의 제 2 절연막(29)으로 이루어진다.
제 1 절연막(28)은 제 1 에어갭(27a) 유지가 용이하도록 플라즈마강화(Plasma-Enhanced; PE)-CVD에 의해 형성된 것으로, 예컨대 플로린이 첨가된 실리카 글래스(Fluorinated Silica Glass; FSG)막 또는 실리콘탄화산화(SiOC)막으로 이루어질 수 있다.
제 2 절연막(29)은 제 2 에어갭(27b) 매립이 용이하도록 스핀온글래스(Spin On Glass; SOG)에 의해 도포 후 어닐링된 것으로, 예컨대, 플로린이 도핑된 폴리이미드(F doped polyimide)막, 나노-다공성 실리콘(Nano-porous Si)막 또는 방향족 탄화수소 폴리에테르(Aromatic hydrocarbon, poly ether)막으로 이루어질 수 있다.
다음으로, 상술한 반도체 소자의 제조방법을 도 2a 내지 도 2f를 참조하여 설명한다.
도 2a에 도시된 바와 같이, 트랜지스터 등의 하부 구조물(미도시)이 형성된 반도체 기판(20) 상에 하부 절연막(21)을 형성한다.
그 다음, 하부 절연막(21) 상에 접착층으로서 Ti/TiN막(22)을 증착하고, Ti/TiN막(22) 상부에 배선금속막으로서 Al막(23)을 증착한 후, Al막(23) 상부에 ARC막으로서 제 2 Ti/TiN막(24)을 증착한다.
그 후, 포토리소그라피 및 식각 공정에 의해 제 2 Ti/TiN막(24), Al막(23) 및 제 2 Ti/TiN막(22)을 서로 이격되도록 패터닝하여 배선(200)을 형성한다.
도 2b에 도시된 바와 같이, 배선(200)이 형성된 기판(20)을 HCl 용액에 의해 세정하고, 세정된 기판(20)을 스핀건조(spin dry)에 의해 건조시킨 후, 건조된 기판(20)을 공기 중에 노출시켜, 배선(200) 사이의 하부 절연막(21) 및 배선(200) 상부 표면에 제 1 및 제 2 워터마크(water mark; 25a, 25b)를 형성한다.
이때, 스핀건조는 1000rpm 이하로 속도를 다단계 감속하여 수행하고, 공기 중 노출 시간은 약 4시간 이상으로 조절하는 것이 바람직하다.
도 2c에 도시된 바와 같이, 인-시튜(in-situ)로 제 1 및 제 2 워터마크(25a, 25b)가 형성된 기판(20)을 300 내지 500℃, 바람직하게 400℃의 온도에서 Ar, He, Xe, Kr, Ne 등의 불활성 가스 분위기로 어닐링(annealing)하여, 워터마크(25a, 25b)를 제 1 및 제 2 에어버블(26a, 26b)로 변형시킨다.
도 2d에 도시된 바와 같이, 인-시튜로 제 1 및 제 2 에어버블(26a, 26b)이 형성된 기판 전면 상에, 종래 SiO2 보다 낮은 약 2 내지 3 정도의 저유전율을 가지는 제 1 절연막(28)을 형성함과 동시에, 제 1 및 제 2 에어버블(26a, 26b)을 성장시켜 제 1 및 제 2 에어갭(27a, 27b)을 형성한다.
이때, 배선(200) 사이에서는 모세관 현상에 의해 제 1 에어버블(26a)이 더 크게 성장하므로 배선(200) 사이의 간격이 대부분 제 1 에어갭(27a)으로 채워지게 된다.
또한, 제 1 절연막(28)은 PE-CVD에 의해 형성된 것으로, 예컨대 플로린이 첨가된 실리카 글래스(Fluorinated Silica Glass; FSG)막 또는 실리콘탄화산화(SiOC)막으로 이루어질 수 있다.
도 2e에 도시된 바와 같이, 화학기계연마(Chemical Mechanical Polishing; CMP)에 의해 배선(200) 상부 표면의 제 2 에어갭(29b)이 노출되도록 제 1 절연막(28)의 상부를 제거한다.
도 2f에 도시된 바와 같이, 노출된 제 2 에어갭(29b)을 완전히 매립하도록 제 1 절연막(28) 상에 종래 SiO2 보다 낮은 약 2 내지 3 정도의 저유전율을 가지는 제 2 절연막(29)을 형성하여 층간절연막(300)을 완성한다.
이때, 제 2 절연막(29)은 SOG에 의해 도포 후 어닐링된 것으로, 예컨대 플로린이 도핑된 폴리이미드(F doped polyimide)막, 나노-다공성 실리콘(Nano-porous Si)막 또는 방향족 탄화수소 폴리에테르(Aromatic hydrocarbon, poly ether)막으로 이루어질 수 있다.
상술한 바와 같이, 본 발명에서는 고집적 소자의 배선 사이 간격은 유전율이 매우 낮은 에어갭으로 채우고 저유전율을 가지는 절연막으로 층간절연막을 형성하 기 때문에, 배선 사이의 유전율 및 기생 캐패시턴스를 현저하게 감소시킬 수 있다.
이에 따라, RC에 의해 유도되는 신호지연(T)을 최소화할 수 있으므로, 고속 소자 구현이 용이해진다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (8)
- 상부에 하부 절연막이 형성되고, 하부 절연막 상에는 서로 이격되어 배선이 형성된 반도체 기판을 준비하는 단계;상기 배선 사이의 하부 절연막 및 상기 배선 상부 표면에 제 1 및 제 2 워터마크를 형성하는 단계;상기 제 1 및 제 2 워터마크를 에어버블로 변형시키는 단계;상기 기판 전면 상에 저유전율의 제 1 절연막을 형성함과 동시에 상기 제 1 및 제 2 에어버블을 성장시켜 상기 배선 사이의 간격 및 배선 상부에 제 1 및 제 2 에어갭을 형성하는 단계;상기 제 2 에어갭이 노출되도록 상기 제 1 절연막의 상부를 제거하는 단계; 및상기 제 2 에어갭을 매립하도록 제 1 절연막 상에 저유전율의 제 2 절연막을 형성하여 층간절연막을 완성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 워터마크를 형성하는 단계는.상기 배선이 형성된 기판을 HCl 용액으로 세정하는 단계;상기 세정된 기판을 스핀건조에 의해 건조시키는 단계; 및상기 건조된 기판을 공기 중에 노출시키는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 스핀건조는 1000rpm 이하로 속도를 다단계 감속하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항 또는 제 3 항에 있어서,상기 공기 중 노출 시간은 약 4시간 이상으로 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 에어버블은 상기 워터마크가 형성된 기판을 300 내지 500℃의 온도에서 불활성 가스 분위기로 어닐링하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 불활성 가스는 Ar, He, Xe, Kr, Ne 중 선택되는 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 절연막은 플라즈마강화-화학기상증착(PE-CVD)에 의해 플로린이 첨가된 실리카 글래스(Fluorinated Silica Glass; FSG)막 또는 실리콘탄화산화(SiOC)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 2 절연막은 스핀온글래스(SOG)에 의해 플로린이 도핑된 폴리이미드(F doped polyimide)막, 나노-다공성 실리콘(Nano-porous Si)막 또는 방향족 탄화수소 폴리에테르(Aromatic hydrocarbon, poly ether)막을 도포 후 어닐링하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040028156A KR100552856B1 (ko) | 2004-04-23 | 2004-04-23 | 반도체 소자의 제조방법 |
| US11/024,731 US7030005B2 (en) | 2004-04-23 | 2004-12-30 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040028156A KR100552856B1 (ko) | 2004-04-23 | 2004-04-23 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050102855A KR20050102855A (ko) | 2005-10-27 |
| KR100552856B1 true KR100552856B1 (ko) | 2006-02-22 |
Family
ID=35137030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040028156A KR100552856B1 (ko) | 2004-04-23 | 2004-04-23 | 반도체 소자의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7030005B2 (ko) |
| KR (1) | KR100552856B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9601420B2 (en) | 2012-09-06 | 2017-03-21 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005008476B4 (de) * | 2005-02-24 | 2006-12-21 | Infineon Technologies Ag | Leitbahnanordnung sowie zugehöriges Herstellungsverfahren |
| US7649239B2 (en) * | 2006-05-04 | 2010-01-19 | Intel Corporation | Dielectric spacers for metal interconnects and method to form the same |
| US7772702B2 (en) * | 2006-09-21 | 2010-08-10 | Intel Corporation | Dielectric spacers for metal interconnects and method to form the same |
| US9343651B2 (en) * | 2010-06-04 | 2016-05-17 | Industrial Technology Research Institute | Organic packaging carrier |
| KR101767654B1 (ko) | 2011-05-19 | 2017-08-14 | 삼성전자주식회사 | 에어 갭 절연 구조를 갖는 관통전극을 구비한 반도체 소자 및 그 제조방법 |
| CN104025263B (zh) | 2011-12-30 | 2018-07-03 | 英特尔公司 | 自封闭的非对称互连结构 |
| US8772938B2 (en) | 2012-12-04 | 2014-07-08 | Intel Corporation | Semiconductor interconnect structures |
| CN103151301A (zh) * | 2013-02-25 | 2013-06-12 | 上海宏力半导体制造有限公司 | 半导体器件的形成方法 |
| CN106653758B (zh) | 2015-10-28 | 2020-04-07 | 中芯国际集成电路制造(上海)有限公司 | 快闪存储器的制作方法 |
| US11342498B2 (en) * | 2018-01-08 | 2022-05-24 | Integrated Silicon Solution (cayman) Inc. | High density 3D magnetic random access memory (MRAM) cell integration using wafer cut and transfer |
| CN112086398A (zh) * | 2019-06-14 | 2020-12-15 | 中芯国际集成电路制造(北京)有限公司 | 一种半导体器件及形成方法 |
| CN113223997A (zh) * | 2020-01-21 | 2021-08-06 | 夏泰鑫半导体(青岛)有限公司 | 半导体元器件及其制备方法及电子装置 |
| JP2021150341A (ja) * | 2020-03-16 | 2021-09-27 | キオクシア株式会社 | 半導体装置および半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5949143A (en) * | 1998-01-22 | 1999-09-07 | Advanced Micro Devices, Inc. | Semiconductor interconnect structure with air gap for reducing intralayer capacitance in metal layers in damascene metalization process |
-
2004
- 2004-04-23 KR KR1020040028156A patent/KR100552856B1/ko not_active IP Right Cessation
- 2004-12-30 US US11/024,731 patent/US7030005B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9601420B2 (en) | 2012-09-06 | 2017-03-21 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US7030005B2 (en) | 2006-04-18 |
| US20050239280A1 (en) | 2005-10-27 |
| KR20050102855A (ko) | 2005-10-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100552856B1 (ko) | 반도체 소자의 제조방법 | |
| US7622380B1 (en) | Method of improving adhesion between two dielectric films | |
| JP5186489B2 (ja) | デュアル配線型集積回路チップ | |
| JP4538272B2 (ja) | 湿式洗浄によるアタックを防止できる半導体装置の製造方法 | |
| JP2008502142A (ja) | 相互接続構造の製造方法 | |
| JPH08148559A (ja) | 絶縁膜を有する半導体装置の製造方法 | |
| KR980012470A (ko) | 집적 회로에서의 저 캐패시턴스 구조를 위한 수소 실세스키옥산 박막 | |
| KR100430114B1 (ko) | 층간 절연막 형성 방법 및 반도체 장치 | |
| KR100815952B1 (ko) | 반도체 소자의 층간 절연막 형성 방법 | |
| KR100684905B1 (ko) | 다마신 공정의 방법 | |
| KR100887118B1 (ko) | 반도체 장치와 그 제조 방법 | |
| US7579286B2 (en) | Method of fabricating a semiconductor device using plasma to form an insulating film | |
| US9502232B2 (en) | Inhibiting diffusion of elements between material layers of a layered circuit structure | |
| KR101443999B1 (ko) | 반도체 장치의 제조 방법 | |
| JP5936507B2 (ja) | 半導体装置の製造方法 | |
| KR100945500B1 (ko) | 반도체 소자의 제조방법 | |
| US6358845B1 (en) | Method for forming inter metal dielectric | |
| JP2009182203A (ja) | 半導体装置およびその製造方法 | |
| KR100905828B1 (ko) | 반도체 소자의 금속 배선 및 그 형성 방법 | |
| KR100431741B1 (ko) | 반도체소자 제조 방법 | |
| KR100641581B1 (ko) | 반도체 소자의 패시베이션층 형성 방법 | |
| CN108550528B (zh) | 半导体器件制造方法 | |
| KR100599436B1 (ko) | 반도체 소자의 배선 형성방법 | |
| KR100574560B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
| KR100602088B1 (ko) | 반도체 소자의 금속 배선 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110120 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |