JP2023044210A - メモリシステムの製造方法 - Google Patents

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Abstract

【課題】安定した読み出し動作を行うこと。【解決手段】メモリシステムの製造方法は、第１の方向に延伸する第１配線と、前記第１の方向と交差する第２の方向に延伸する第２配線と、前記第１配線と前記第２配線との間に接続された可変抵抗素子及びスイッチング素子を含むメモリセルと、前記第１配線と前記第２配線との間に読み出し電圧を印加することで前記メモリセルに対する読み出し動作を行い、前記第１配線と前記第２配線との間に書き込み電圧を印加することで前記メモリセルに対する書き込み動作を行う制御回路と、を有するメモリシステムの製造方法において、前記可変抵抗素子は、第１低抵抗状態又は第１高抵抗状態に切り替えられ、前記読み出し動作及び前記書き込み動作とは異なる初期化処理によって、前記読み出し動作及び前記書き込み動作を行う前に前記可変抵抗素子を前記第１低抵抗状態にする。【選択図】図９

Description

本発明の実施形態は記憶装置を備えたメモリシステムの製造方法に関する。
半導体基板上に抵抗変化型のメモリ素子等が集積化された記憶装置を備えたメモリシステムが提案されている。
特開２０１０－２１８６１５号公報 特開２０２１－０４８１８２号公報
安定した初期化動作を行うことが可能なメモリシステムを提供する。
一実施形態に係るメモリシステムの製造方法は、第１の方向に延伸する第１配線と、前記第１の方向と交差する第２の方向に延伸する第２配線と、前記第１配線と前記第２配線との間に接続された可変抵抗素子及びスイッチング素子を含むメモリセルと、前記第１配線と前記第２配線との間に読み出し電圧を印加することで前記メモリセルに対する読み出し動作を行い、前記第１配線と前記第２配線との間に書き込み電圧を印加することで前記メモリセルに対する書き込み動作を行う制御回路と、を有するメモリシステムの製造方法において、前記可変抵抗素子は、第１低抵抗状態又は第１高抵抗状態に切り替えられ、前記読み出し動作及び前記書き込み動作とは異なる初期化処理によって、前記読み出し動作及び前記書き込み動作を行う前に前記可変抵抗素子を前記第１低抵抗状態にする。
一実施形態に係るメモリシステムの全体構成を示すブロック図である。 一実施形態に係るメモリセルの構成を模式的に示す斜視図である。 一実施形態に係る可変抵抗素子の構成を模式的に示す断面図である。 一実施形態に係るスイッチング素子の構成を模式的に示す断面図である。 一実施形態に係るスイッチング素子の電気特性を示す図である。 一実施形態に係るメモリセルの読み出し動作時における電気特性を示す図である。 一実施形態に係るメモリセルのフォーミング処理前後の電気特性を示す図である。 一実施形態に係るメモリシステムに含まれる判定回路の機能構成を示すブロック図である。 一実施形態に係るメモリシステムの製造方法を示すフロチャートである。
以下、本実施形態にかかる半導体記憶装置を図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する要素について、同一符号が付されており、必要な場合にのみ重複して説明する。以下に示す実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定されない。実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。
本発明の各実施の形態において、ワード線ＷＬからビット線ＢＬに向かう方向を上又は上方という。逆に、ビット線ＢＬからワード線ＷＬに向かう方向を下又は下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、ワード線ＷＬとビット線ＢＬとの上下関係が図示と逆になるように配置されてもよい。以下の説明で、例えばワード線ＷＬの上方のビット線ＢＬという表現は、上記のようにワード線ＷＬとビット線ＢＬとの上下関係を説明しているに過ぎず、ワード線ＷＬとビット線ＢＬとの間に他の部材が配置されていてもよい。上方又は下方は、複数の層が積層された構造における積層順を意味するものであり、ワード線ＷＬの上方のビット線ＢＬと表現する場合、平面視でワード線ＷＬとビット線ＢＬとが重ならない位置関係であってもよい。一方、ワード線ＷＬの鉛直上方のビット線ＢＬと表現する場合は、平面視でワード線ＷＬとビット線ＢＬとが重なる位置関係を意味する。
本明細書において「αはＡ、Ｂ又はＣを含む」、「αはＡ，Ｂ及びＣのいずれかを含む」、「αはＡ，Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
以下の説明において、「電圧」は２端子間の電位差を指すが、「電圧」が電圧ＶＳＳ又はグラウンド電圧を基準とした電位を指す場合もある。
［１．第１実施形態］
図１～図９を用いて、第１実施形態に係るメモリシステムについて説明する。第１実施形態に係るメモリシステム１は、例えば、メモリセルＭＣが複数配列されたメモリセルアレイ１０と、当該メモリセルを制御する制御回路４０と、を含む。
［１－１．メモリシステムの全体構成］
第１実施形態に係るメモリシステムの全体構成について、図１を用いて説明する。図１は、一実施形態に係るメモリシステムの全体構成を示すブロック図である。図１に示すように、メモリシステム１は、メモリセルアレイ１０、ワード線選択／駆動回路２０（WL Selector/Driver）、ビット線選択／駆動回路３０（BL Selector/Driver）、及び制御回路４０（Controller）を有する。
メモリセルアレイ１０には、複数のメモリセルＭＣ、複数のワード線ＷＬ、及び複数のビット線ＢＬが設けられている。各ワード線ＷＬは、Ｄ１方向に延伸する。各ビット線ＢＬは、Ｄ２方向に延伸する。各メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの間に設けられており、ワード線ＷＬ及びビット線ＢＬに電気的に接続されている。メモリセルＭＣは２端子のメモリセルである。メモリセルＭＣの第１端子１１はワード線ＷＬに接続されている。メモリセルＭＣの第２端子１２はビット線ＢＬに接続されている。詳細は後述するが、ワード線ＷＬとビット線ＢＬとは交差しており、ワード線ＷＬとビット線ＢＬとが交差する位置にメモリセルＭＣが設けられている。
図１では、Ｄ１方向とＤ２方向とが直交する構成が例示されているが、Ｄ１方向とＤ２方向とは直角ではない角度で交差していてもよい。図１では、ワード線ＷＬがＤ１方向に直線状に延伸した構成が例示されているが、ワード線ＷＬは直線状でなくてもよい。ワード線ＷＬは、ワード線ＷＬ全体を見た場合にＤ１方向に延伸していればよい。同様に、ビット線ＢＬがＤ２方向に直線状に延伸した構成が例示されているが、ビット線ＢＬは直線状でなくてもよい。ビット線ＢＬは、ビット線ＢＬ全体を見た場合にＤ２方向に延伸していてもよい。
複数のワード線ＷＬ及び複数のビット線ＢＬからそれぞれ１つのワード線ＷＬ及びビット線ＢＬを選択することで、書き込み動作及び読み出し動作の対象であるメモリセルＭＣが指定される。具体的には、特定のワード線ＷＬ及びビット線ＢＬに所定の電圧を印加してメモリセルＭＣに所定の電流を流すことによって、メモリセルＭＣに対する書き込み動作及び読み出し動作が実行される。
ワード線選択／駆動回路２０は、Ｄ１方向において、メモリセルアレイ１０と隣接する位置に設けられている。各ワード線ＷＬはワード線選択／駆動回路２０に接続されている。
ビット線選択／駆動回路３０は、Ｄ２方向において、メモリセルアレイ１０と隣接する位置に設けられている。各ビット線ＢＬはビット線選択／駆動回路３０に接続されている。
制御回路４０は、ワード線選択／駆動回路２０及びビット線選択／駆動回路３０に接続されている。制御回路４０は判定回路５０（discrimination）を有している。
制御回路４０は、コマンドに応じて書き込み動作及び読み出し動作を実行する。制御回路４０は、書き込み動作及び読み出し動作において指定されたアドレスに応じて、ワード線選択／駆動回路２０及びビット線選択／駆動回路３０に制御信号を供給する。当該制御信号に応じて、ワード線選択／駆動回路２０及びビット線選択／駆動回路３０は、それぞれ指定されたアドレスに対応するワード線ＷＬ及びビット線ＢＬを選択し、選択されたワード線ＷＬ及びビット線ＢＬに、それぞれ書き込み電圧又は読み出し電圧を印加する。このようにして、メモリセルＭＣに対する書き込み動作又は読み出し動作が行われる。
判定回路５０は、読み出し動作によって得られたメモリセルＭＣの電圧（読み出し電圧）に基づいて、メモリセルＭＣに記憶されたデータ値を判定する。詳細は後述するが、メモリセルＭＣは、可変抵抗素子１０１を含んでおり、当該可変抵抗素子１０１の抵抗状態（低抵抗状態又は高抵抗状態）によって２値のデータを記憶する。判定回路５０によって当該可変抵抗素子１０１の抵抗状態が判定されることで、メモリセルＭＣに記憶されたデータの判定が行われる。
［１－２．メモリセルアレイ１０の構成］
図２は、一実施形態に係るメモリセルの構成を模式的に示す斜視図である。図２に示すように、メモリセルＭＣはワード線ＷＬの上方（Ｄ３方向）に設けられている。ビット線ＢＬはメモリセルＭＣの上方（Ｄ３方向）に設けられている。換言すると、メモリセルＭＣは、互いに異なる層に設けられたワード線ＷＬとビット線ＢＬとが交差する領域において、ワード線ＷＬとビット線ＢＬとの間に設けられている。
メモリセルＭＣは、可変抵抗素子１０１及びスイッチング素子１０２を含む。可変抵抗素子１０１及びスイッチング素子１０２は、ワード線ＷＬとビット線ＢＬとの間で直列に接続されている。ワード線ＷＬ側に可変抵抗素子１０１が設けられており、ビット線ＢＬ側にスイッチング素子１０２が設けられている。
可変抵抗素子１０１は、低抵抗状態又は高抵抗状態に切り替え可能な不揮発性のメモリ素子である。可変抵抗素子１０１の低抵抗状態を「第１低抵抗状態」という場合がある。可変抵抗素子１０１の高抵抗状態を「第１高抵抗状態」という場合がある。本実施形態では、可変抵抗素子１０１として、磁気トンネル接合（ＭＴＪ）を含む磁気抵抗効果素子を用いた構成について説明する。以降、磁気抵抗効果素子をＭＴＪ素子と称する場合がある。ＭＴＪ素子は、絶縁層を介して隣接する２つの磁性層の各々の磁化方向の関係（平行又は非平行）によって、絶縁層におけるトンネル効果による抵抗（トンネル抵抗）が変化するメモリ素子である。一方の磁性層の磁化の向きと他方の磁性層の磁化の向きとの相対的な関係（磁化配列）に応じて、複数の抵抗状態（抵抗値）を有し得る。
スイッチング素子１０２は、２端子の素子である。スイッチング素子は、２つの端子に印加される電圧に応じて低抵抗状態又は高抵抗状態に切り替えられる。スイッチング素子１０２の低抵抗状態を「第２低抵抗状態」という場合がある。スイッチング素子１０２の高抵抗状態を「第２高抵抗状態」という場合がある。第２低抵抗状態の抵抗は、上記の可変抵抗素子１０１の第１低抵抗状態の抵抗より低い。第２高抵抗状態の抵抗は、上記の可変抵抗素子１０１の第１高抵抗状態の抵抗より高い。つまり、スイッチング素子１０２が第２高抵抗状態である場合、メモリセルＭＣの抵抗は、ほぼスイッチング素子１０２の抵抗によって決定される。一方、スイッチング素子１０２が第２低抵抗状態である場合、メモリセルＭＣの抵抗は、ほぼ可変抵抗素子１０１の抵抗によって決定される。
図２の構成とは異なり、ビット線ＢＬ側に可変抵抗素子１０１が設けられ、ワード線ＷＬ側にスイッチング素子１０２が設けられていてもよい。ワード線ＷＬがスイッチング素子１０２の上方（Ｄ３方向）に設けられ、ビット線ＢＬが可変抵抗素子１０１の下方（Ｄ３方向の逆方向）に設けられてもよい。ワード線ＷＬと可変抵抗素子１０１との間に他の部材が設けられていてもよい。同様に、ビット線ＢＬとスイッチング素子１０２との間に他の部材が設けられていてもよい。
可変抵抗素子１０１として、ＭＴＪ素子以外の可変抵抗素子が用いられてもよい。例えば、可変抵抗素子１０１として、ＭＴＪ素子以外の磁気抵抗メモリ素子（ＭＲＡＭ）、抵抗変化型メモリ素子（ＲｅＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）、有機メモリ、及び相変化メモリ素子（ＰＲＡＭ）が用いられてもよい。
［１－３．ＭＴＪ素子の構成］
図３は、一実施形態に係る可変抵抗素子の構成を模式的に示す断面図である。図３に示すように、可変抵抗素子１０１として用いられるＭＴＪ素子は、記憶層１０１ａ、参照層１０１ｂ、及びトンネルバリア層１０１ｃを有する。記憶層１０１ａは第１の磁性を備えた強磁性層である。参照層１０１ｂは第２の磁性を備えた強磁性層である。トンネルバリア層１０１ｃは、非磁性層である。記憶層１０１ａの磁化方向は可変である。参照層１０１ｂの磁化方向は固定されている。記憶層１０１ａに供給された書き込み電流によって、記憶層１０１ａの磁化方向が変化する。書き込み電流の方向によって、記憶層１０１ａの磁化方向が決定される。さらに、記憶層１０１ａの磁化方向は、メモリセルアレイ１０の外部から供給される磁場によって決定される。一方、参照層１０１ｂに書き込み電流が供給されても、磁場が供給されても参照層１０１ｂの磁化方向は変化しない。トンネルバリア層１０１ｃは絶縁層である。
記憶層１０１ａの磁化方向が参照層１０１ｂの磁化方向に対して平行である場合（磁化方向が同じ向きである場合）、ＭＴＪ素子は低抵抗状態である。記憶層１０１ａの磁化方向が参照層１０１ｂの磁化方向に対して反平行である場合（磁化方向が反対向きである場合）、ＭＴＪ素子は高抵抗状態である。このように、記憶層１０１ａの磁化方向によって抵抗状態（低抵抗状態又は高抵抗状態）が制御されるため、ＭＴＪ素子は、当該抵抗状態に基づいて２値データを記憶することができる。
記憶層１０１ａは、鉄（Ｆｅ）及びコバルト（Ｃｏ）を有している。さらに、記憶層１０１ａはボロン（Ｂ）を有していてもよい。参照層１０１ｂは下層部分と上層部分とを含んでいてもよい。その場合、下層部分は、Ｆｅ及びＣｏを有している。さらに下層部分はＢを有していてもよい。上層部分は、Ｃｏ、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）及びパラジウム（Ｐｄ）から選択された少なくとも一つの元素を含んでいる。トンネルバリア層１０１ｃは、マグネシウム（Ｍｇ）及び酸素（Ｏ）を有している。
図３には、可変抵抗素子１０１として、記憶層１０１ａが参照層１０１ｂの下方に設けられたボトムフリー型のＭＴＪ素子が用いられた構成が例示されているが、この構成に限定されない。可変抵抗素子１０１として、記憶層１０１ａが参照層１０１ｂの上方に設けられたトップフリー型のＭＴＪ素子が用いられてもよい。ＭＴＪ素子が、参照層１０１ｂから記憶層１０１ａに印加される磁界をキャンセルするシフトキャンセリング層をさらに有していてもよい。
［１－４．スイッチング素子の構成］
図４は、一実施形態に係るスイッチング素子の構成を模式的に示す断面図である。図４に示すように、スイッチング素子１０２は、下部電極１０２ａ、上部電極１０２ｂ、及び中間層１０２ｃを有する。中間層１０２ｃは、下部電極１０２ａと上部電極１０２ｂとの間に設けられている。
下部電極１０２ａとして、一般的な導電材料が用いられる。例えば、下部電極１０２ａとして、イリジウム（Ｉｒ）及びルテニウム（Ｒｕ）の少なくも一方を含む導電材料が用いられる。この場合、下部電極１０２ａは酸素を含んでいてもよい。具体的には、下部電極１０２ａは、イリジウム（Ｉｒ）層、イリジウム酸化物（ＩｒＯ２）層、ルテニウム（Ｒｕ）層、ルテニウム酸化物（ＲｕＯ２）層、又はストロンチウムルテニウム酸化物（ＳｒＲｕＯ３）層で形成されていてもよい。
上部電極１０２ｂとして、一般的な導電材料が用いられる。例えば、上部電極１０２ｂとして、Ｉｒ及びＲｕの少なくも一方を含む導電材料が用いられる。この場合、上部電極１０２ｂは酸素を含んでいてもよい。具体的には、上部電極１０２ｂは、Ｉｒ層、ＩｒＯ２層、Ｒｕ層、ＲｕＯ２層、又はＳｒＲｕＯ３層で形成されていてもよい。上部電極１０２ｂは、下部電極１０２ａと同じ材料であってもよく、異なる材料であってもよい。
中間層１０２ｃとして、一般的な絶縁材料が用いられる。例えば、シリコン（Ｓｉ）及び酸素（Ｏ）を含む絶縁材料が用いられる。この場合、中間層１０２ｃは、例えば、化学量論比（Ｓｉ：Ｏ＝１：２）を満たすシリコン酸化物よりもＳｉ組成比が大きなシリコン酸化物（Ｓｉリッチなシリコン酸化物）で形成されていてもよい。又は、中間層１０２ｃは、ヒ素（Ａｓ）が含有されたシリコン酸化物であってもよい。中間層１０２ｃは、基本的には絶縁性を有する絶縁層であるが、詳細は後述するが、スイッチング素子１０２に印加される電圧に応じて抵抗が変化する。
［１－５．スイッチング素子の電気特性］
図５は、一実施形態に係る２端子型のスイッチング素子の電気特性を示す図である。本実施形態におけるスイッチング素子の動作についての説明は後述するが、本実施形態のスイッチング素子は、図５の電気特性図のように、電圧Ｖ１で急激に下がり、それに伴い印加電圧は急減にＶ２に下がり電流は増加（スナップバック）する特性を有する２端子型のスイッチング素子を一例としている。なお、このような特性を有するスイッチング素子に使用する材料組成は、メモリセルの特性に応じて、適宜選択して使用する。
図５に示すように、スイッチング素子１０２は、下部電極１０２ａと上部電極１０２ｂとの間に印加される電圧が増加して電圧Ｖ１に達すると高抵抗状態から低抵抗状態に切り替えられる。つまり、電気特性は電圧Ｖ１で高抵抗モード１１１から低抵抗モード１１２に切り替わる。一方、スイッチング素子１０２は、上記電極間に印加される電圧が減少して電圧Ｖ２に達すると、低抵抗状態から高抵抗状態に切り替えられる。
ワード線ＷＬとビット線ＢＬとの間に所定の電圧が印加されてスイッチング素子１０２が低抵抗状態に切り替えられることで、可変抵抗素子１０１に対する書き込み動作及び読み出し動作を行うことが可能となる。
中間層１０２ｃの材料としてシリコン酸化物が用いられたスイッチング素子１０２では、最初に導電パスを形成するために、フォーミング（ｆｏｒｍｉｎｇ）処理が行われる。具体的には、下部電極１０２ａと上部電極１０２ｂとの間に高電圧（フォーミング電圧）を印加することで、フォーミング処理が行われる。フォーミング処理を行うことで中間層１０２ｃの内部にシリコンナノクラスターのフィラメントが形成される。このフィラメントが導電パスとなり、中間層１０２ｃの低抵抗状態が得られる。印加電圧が電圧Ｖ１よりも小さくなると、シリコンナノクラスターが周囲の酸素と結合してＳｉＯ２に戻り、中間層１０２ｃは高抵抗状態になる。上記のフォーミング電圧として、フォーミング処理後のスイッチング素子１０２を高抵抗状態から低抵抗状態に切り替えるために必要な閾値電圧Ｖｔｈよりも高い電圧が必要である。
［１－６．メモリセルＭＣの電気特性］
図６は、選択されたメモリセルＭＣの読み出し動作時における電気特性を模式的に示した図である。図６において、横軸は選択されたメモリセルＭＣの２端子間の電圧（ワード線ＷＬとビット線ＢＬとの間に印加されている電圧）を示しており、縦軸は選択されたメモリセルＭＣに流れる電流を示している。特性（Ｌ）は可変抵抗素子１０１が低抵抗状態であるときの特性である。特性（Ｈ）は可変抵抗素子１０１が高抵抗状態であるときの特性である。図６に示すメモリセルＭＣの電気特性は、フォーミング処理が行われた後の電気特性である。
上記のように、フォーミング処理後の高抵抗状態のスイッチング素子１０２の抵抗は、高抵抗状態の可変抵抗素子１０１の抵抗よりも十分高い。この場合、メモリセルＭＣの抵抗は、ほぼスイッチング素子１０２の抵抗によって決定される。したがって、スイッチング素子１０２が高抵抗状態から低抵抗状態に切り替えられる前のメモリセルＭＣの電気特性（特性部分（ａ）に対応）は、可変抵抗素子１０１が低抵抗状態である場合であっても高抵抗状態である場合であっても、実質的に差はない。つまり、フォーミング処理後であれば、スイッチング素子１０２が高抵抗状態から低抵抗状態に切り替えられるときのメモリセルＭＣの２端子間に印加されている電圧（閾電圧Ｖｔｈ）は、スイッチング素子１０２が低抵抗状態である場合であっても高抵抗状態である場合であっても、実質的に差はない。
一方、低抵抗状態のスイッチング素子１０２の抵抗は、低抵抗状態の可変抵抗素子１０１の抵抗よりも低いので、スイッチング素子１０２が高抵抗状態から低抵抗状態に切り替えられた後は、メモリセルＭＣの抵抗は可変抵抗素子１０１の抵抗の影響を強く受ける。したがって、スイッチング素子１０２が高抵抗状態から低抵抗状態に切り替えられた後のメモリセルＭＣの電気特性（特性部分（ｂ）に対応）は、可変抵抗素子１０１が低抵抗状態である場合と高抵抗状態である場合とで異なる。具体的には、特性部分（ｂ）における電圧－電流の勾配について、可変抵抗素子１０１が高抵抗状態である場合の勾配（特性（Ｈ））は可変抵抗素子１０１が低抵抗状態である場合の勾配（特性（Ｌ））よりも小さい。
ここで、図７を用いて、フォーミング処理前後のメモリセルＭＣの電気特性の違いについて説明する。図７は、一実施形態に係るメモリセルのフォーミング処理前後の電気特性を示す図である。図７に示す特性（ｃ）（実線）は、図６と同様にフォーミング処理後のメモリセルＭＣの電気特性である。図７に示す特性（ｄ）（点線）は、フォーミング処理前のメモリセルＭＣの電気特性である。
まだメモリセルＭＣに通電がされていない状態では、上記のように、スイッチング素子１０２の中間層１０２ｃの内部にフィラメント（導電パス）が形成されていない。このため、導電パスを形成するフォーミング処理として高電圧を印加する必要がある。つまり、図６に示すように、フォーミング処理時の電気特性（ｄ）のフォーミング電圧Ｖｆｆは、フォーミング処理後の電気特性（ｃ）の閾値電圧Ｖｔｈよりも大きい。さらに、上記のようにメモリセルＭＣに通電がされていない状態では、可変抵抗素子１０１の記憶層１０１ａ及び参照層１０１ｂの磁化方向がランダムであり、可変抵抗素子１０１は高抵抗状態である。
メモリセルＭＣの抵抗は可変抵抗素子１０１及びスイッチング素子１０２の直列抵抗である。したがって、可変抵抗素子１０１が高抵抗状態のままフォーミング処理を行うと、フォーミング処理に必要な電圧をスイッチング素子１０２に印加するために、可変抵抗素子１０１にも高電圧が印加される。このように、可変抵抗素子１０１に高電圧が印加されることで、メモリセルＭＣが破壊される場合がある。
詳細は後述するが、本実施形態では、フォーミング処理を行う前に、読み出し動作及び書き込み動作とは異なる手法である初期化処理によって可変抵抗素子１０１を低抵抗状態に揃える。可変抵抗素子１０１を低抵抗状態に揃えることで、メモリセルＭＣに印加された電圧のほとんどがスイッチング素子１０２に分圧されるため、フォーミング電圧Ｖｆｆを小さくすることができる。
例えば、可変抵抗素子１０１として、ＭＴＪ素子が用いられた場合、上記の初期化処理として、メモリセルアレイ１０の外部から可変抵抗素子１０１に対して磁場を供給する処理が用いられる。例えば、通電していない状態のＭＴＪ素子を含むメモリセルアレイ１０を着磁装置に導入することで、ＭＴＪ素子における記憶層１０１ａの磁化方向を一定に揃えることができる。この方法によって、メモリセルアレイ１０に含まれる全てのＭＴＪ素子を低抵抗状態にすることができる。
図６に示すように、読み出し動作における読み出し電流Ｉｒｅａｄに対して、可変抵抗素子１０１が低抵抗状態の場合の読み出し電圧はＶｒｅａｄＬであり、可変抵抗素子１０１が高抵抗状態の場合の読み出し電圧はＶｒｅａｄＨである。読み出し電圧ＶｒｅａｄＬは、読み出し電圧ＶｒｅａｄＨより小さい。この電圧の違いに基づいて、可変抵抗素子１０１の抵抗状態（低抵抗状態又は高抵抗状態）を判定することが可能である。
図６において、ホールド電流Ｉｈｏｌｄは、スイッチング素子１０２が低抵抗状態から高抵抗状態に切り替えられるときにメモリセルＭＣに流れる電流である。ホールド電圧Ｖｈｏｌｄは、メモリセルＭＣにホールド電流Ｉｈｏｌｄが流れるときにメモリセルＭＣの２端子間に印加される電圧である。可変抵抗素子１０１が低抵抗状態の場合におけるホールド電圧がＶｈｏｌｄＬである。可変抵抗素子１０１が高抵抗状態の場合におけるホールド電圧がＶｈｏｌｄＨである。ホールド電圧ＶｈｏｌｄＬ、ＶｈｏｌｄＨを特に区別しない場合、単にホールド電圧Ｖｈｏｌｄと記載する。
読み出し動作を行う場合、読み出し対象のメモリセルＭＣに接続されたビット線ＢＬに充電を行い、ワード線ＷＬの電位を変化させることでビット線ＢＬとワード線ＷＬとの間の電位差をＶｔｈ以上にすることで、スイッチング素子１０２が高抵抗状態から低抵抗状態に切り替えられる。スイッチング素子１０２が低抵抗状態に切り替えられると、ビット線ＢＬに充電されていた電荷がメモリセルＭＣを介してワード線ＷＬに流れ、ビット線ＢＬの電位が低下する。
ビット線ＢＬの電位がホールド電圧Ｖｈｏｌｄより小さくなると、スイッチング素子１０２が低抵抗状態から高抵抗状態に切り替えられ、ビット線ＢＬの電位が安定する。可変抵抗素子１０１が低抵抗状態の場合、ビット線ＢＬの電位はホールド電圧ＶｈｏｌｄＬで安定する。可変抵抗素子１０１が高抵抗状態の場合、ビット線ＢＬの電位はホールド電圧ＶｈｏｌｄＨで安定する。このビット線ＢＬの電位を検出することで、可変抵抗素子１０１の抵抗状態を検知することができる。
［１－７．判定回路の機能構成］
図８は、一実施形態に係るメモリシステムに含まれる判定回路の機能構成を示すブロック図である。図８に示すように、判定回路５０は、電圧保持部５１（Voltage Maintaining）、電圧差取得部５２（Voltage Difference Obtaining）、比較部５３（Comparison）、及び決定部５４（Decision）を有する。
電圧保持部５１は、メモリセルＭＣの読み出し動作によって得られた読み出し電圧（ＶｒｅａｄＬ又はＶｒｅａｄＨ）を判定対象電圧として保持する。このように、メモリセルＭＣに記憶されたデータの読み出し動作を「第１読み出し動作」という場合がある。判定対象電圧を「第１対象電圧」という場合がある。
さらに、電圧保持部５１は、当該判定対象電圧についてデータ判定を行うための参照電圧を保持する。参照電圧は、上記の第１読み出し動作の後に行われる第２読み出し動作によって取得される。参照電圧を「第２対象電圧」という場合がある。上記の第１読み出し動作の後に可変抵抗素子１０１への書き込み動作が行われ、可変抵抗素子１０１が低抵抗状態又は高抵抗状態に切り替えられた後に第２読み出し動作が行われる。第１読み出し動作が行われるときの可変抵抗素子１０１の抵抗状態を「判定対象抵抗状態」といい、第２読み出し動作が行われるときの可変抵抗素子１０１の抵抗状態を「参照抵抗状態」という場合がある。
電圧差取得部５２は、電圧保持部５１によって保持されている判定対象電圧と参照電圧との間の電圧差を取得する。
比較部５３は、電圧差取得部５２によって取得された電圧差と基準電圧差とを比較する。基準電圧差は、例えば、可変抵抗素子１０１が低抵抗状態である場合の読み出し電圧ＶｒｅａｄＬと、可変抵抗素子１０１が高抵抗状態である場合の読み出し電圧ＶｒｅａｄＨとの電圧差に１／２を乗じた値である。
決定部５４は、比較部５３によって取得された比較結果に基づいて、可変抵抗素子１０１の抵抗状態を判定する。具体的には、判定対象電圧と参照電圧との電圧差が基準電圧差よりも小さい場合、可変抵抗素子１０１の判定対象抵抗状態が参照抵抗状態と同じ抵抗状態であると判定される。判定対象電圧と参照電圧との電圧差が基準電圧差よりも大きい場合、可変抵抗素子１０１の判定対象抵抗状態が参照抵抗状態と異なる抵抗状態であると判定される。なお、上記の判定回路はあくまで一例であり、上記以外の判定回路を用いてメモリセルＭＣに保持されたデータの判定を行ってもよい。例えば、参照電圧を用いずに、メモリセルＭＣに保持されたデータの判定が読み出し電圧から直接的に行われてもよい。
［１－８．メモリセルの製造方法］
図９は、一実施形態に係るメモリシステムの製造方法を示すフロチャートである。図９に示す例は、可変抵抗素子１０１としてＭＴＪ素子が用いられたメモリシステムの製造方法を示すフロチャートである。
図９に示すように、ステップＳ９０１で、半導体記憶装置の製造工程（半導体製造工程）が終了する。半導体製造工程が終了することをファブアウト（F.O.）という場合がある。具体的には、図１を参照すると、半導体製造工程の終了によって、メモリセルアレイ１０、ワード線選択／駆動回路２０、及びビット線選択／駆動回路３０が形成される。この工程では、シリコンウェハを基板として、基板の上に複数の半導体記憶装置が形成される。
次に、ステップＳ９０２で、可変抵抗素子１０１の初期化処理（Initial. for memory）が行われる。ステップＳ９０２では、複数の半導体記憶装置が形成されたシリコンウェハが着磁装置に導入される。つまり、複数の半導体記憶装置に対して一括で着磁処理が行われる。着磁装置内において、当該シリコンウェハに磁場が供給される。
初期化処理によって、シリコンウェハ上に設けられた複数の半導体記憶装置、かつ、複数の可変抵抗素子１０１は低抵抗状態に揃えられる。上記の可変抵抗素子１０１の低抵抗状態は、書き込み動作によって得られる低抵抗状態と同じ状態だが、初期化処理では、最初の書き込み動作の前に、書き込み動作とは異なる方法で可変抵抗素子１０１が低抵抗状態に切り替えられる。
次に、ステップＳ９０３で、スイッチング素子１０２のフォーミング処理（Forming）が行われる。例えば、ワード線選択／駆動回路２０及びビット線選択／駆動回路３０に接続された制御パッドにプローブ端子を接続させ、外部から制御信号を送信することで、ワード線選択／駆動回路２０及びビット線選択／駆動回路３０を制御することで、上記のフォーミング処理が行われる。又は、例えば制御回路４０など、メモリシステム１の内部回路を用いて上記のフォーミング処理が行われてもよい。
次に、ステップＳ９０４で、ダイソート工程（Die sorting）が行われる。この工程で、ダイサー等によってシリコンウェハが個々の半導体記憶装置単位に分割される。本実施形態、上記の可変抵抗素子１０１の初期化処理は、基板を分割する前に行われるが、ダイソート工程の後、つまり、基板の半導体記憶装置単位に分割された後に、上記の初期化処理が行われてもよい。
次に、ステップＳ９０５で、メモリシステムのパッケージング工程（Packaging）が行われる。そして、テスト工程（ステップＳ９０６；Test）を経て、良品・不良品の選別が行われ、出荷される（ステップＳ９０７；Shipment）。
上記のように、スイッチング素子１０２に対するフォーミング処理の前に、可変抵抗素子１０１に対して初期化処理を行うことで、フォーミング電圧Ｖｆｆを小さくすることができる。その結果、フォーミング処理の際に可変抵抗素子１０１に高電圧が印加されることに起因して、可変抵抗素子１０１が破壊されることを抑制することができる。
上記の実施形態では、可変抵抗素子１０１としてＭＴＪ素子が用いられ、可変抵抗素子１０１の初期化処理として着磁処理が行われる構成を例示したが、この構成に限定されない。初期化処理は、可変抵抗素子１０１の抵抗状態を低抵抗状態にすることができればよく、可変抵抗素子１０１の特性に合わせて適宜選択することができる。
以上、本発明について図面を参照しながら説明したが、本発明は上記の実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本実施形態のメモリシステムを基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。さらに、上述した各実施形態は、相互に矛盾がない限り適宜組み合わせが可能であり、各実施形態に共通する技術事項については、明示の記載がなくても各実施形態に含まれる。
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１：メモリシステム、 １０：メモリセルアレイ、 １１：第１端子、 １２：第２端子、 ２０：ワード線選択／駆動回路、 ３０：ビット線選択／駆動回路、 ４０：制御回路、 ５０：判定回路、 ５１：電圧保持部、 ５２：電圧差取得部、 ５３：比較部、 ５４：決定部、 １０１：可変抵抗素子、 １０１ａ：記憶層、 １０１ｂ：参照層、 １０１ｃ：トンネルバリア層、 １０２：スイッチング素子、 １０２ａ：下部電極、 １０２ｂ：上部電極、 １０２ｃ：中間層、 ＢＬ：ビット線、 ＭＣ：メモリセル、 ＷＬ：ワード線

Claims (8)

  1. 第１の方向に延伸する第１配線と、
    前記第１の方向と交差する第２の方向に延伸する第２配線と、
    前記第１配線と前記第２配線との間に接続された可変抵抗素子及びスイッチング素子を含むメモリセルと、
    前記第１配線と前記第２配線との間に読み出し電圧を印加することで前記メモリセルに対する読み出し動作を行い、前記第１配線と前記第２配線との間に書き込み電圧を印加することで前記メモリセルに対する書き込み動作を行う制御回路と、
    を有するメモリシステムの製造方法において、
    前記可変抵抗素子は、第１低抵抗状態又は第１高抵抗状態に切り替えられ、
    前記読み出し動作及び前記書き込み動作とは異なる初期化処理によって、前記読み出し動作及び前記書き込み動作を行う前に前記可変抵抗素子を前記第１低抵抗状態にするメモリシステムの製造方法。
  2. 前記可変抵抗素子と前記スイッチング素子とは直列に接続され、
    前記スイッチング素子は、印加される電圧に応じて前記第１低抵抗状態よりも抵抗が低い第２低抵抗状態又は前記第１高抵抗状態よりも抵抗が高い第２高抵抗状態に切り替えられる、請求項１に記載のメモリシステムの製造方法。
  3. 前記可変抵抗素子は、磁気抵抗効果素子であり、
    前記初期化処理は、外部から前記磁気抵抗効果素子に磁場を供給する処理である、請求項１又は２に記載のメモリシステムの製造方法。
  4. 前記初期化処理は、前記磁気抵抗効果素子の前記第１低抵抗状態になるような磁場を供給する処理である、請求項３に記載のメモリシステムの製造方法。
  5. 第１の方向に延伸する第１配線と、
    前記第１の方向と交差する第２の方向に延伸する第２配線と、
    前記第１配線と前記第２配線との間に接続された可変抵抗素子及びスイッチング素子を含むメモリセルと、
    を有する半導体記憶装置を基板の上に複数形成し、
    前記可変抵抗素子は、第１低抵抗状態又は第１高抵抗状態に切り替えられ、
    前記半導体記憶装置ごとに前記基板を分割する前に、初期化処理によって前記可変抵抗素子を前記第１低抵抗状態にするメモリシステムの製造方法。
  6. 前記可変抵抗素子と前記スイッチング素子とは直列に接続され、
    前記スイッチング素子は、印加される電圧に応じて前記第１低抵抗状態よりも抵抗が低い第２低抵抗状態又は前記第１高抵抗状態よりも抵抗が高い第２高抵抗状態に切り替えられる、請求項５に記載のメモリシステムの製造方法。
  7. 前記可変抵抗素子は、磁気抵抗効果素子であり、
    前記初期化処理は、外部から前記磁気抵抗効果素子に磁場を供給する処理である、請求項５又は６に記載のメモリシステムの製造方法。
  8. 前記初期化処理は、前記磁気抵抗効果素子の前記第１低抵抗状態になるような磁場を供給する処理である、請求項７に記載のメモリシステムの製造方法。
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