WO2009110532A1 - 半導体装置 - Google Patents

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free layer
region
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俊輔 深見
延行 石綿
哲広 鈴木
則和 大嶋
聖万 永原
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日本電気株式会社
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    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device using a magnetoresistive effect element for a memory cell.
  • Magnetic Random Access Memory Magnetic Random Access Memory
  • MRAM Magnetic Random Access Memory
  • MRAM Magnetic Random Access Memory
  • a magnetoresistive effect element is integrated in a memory cell, and data is stored as the magnetization direction of the ferromagnetic layer of the magnetoresistive effect element.
  • MRAMs Several types have been proposed corresponding to the method of switching the magnetization of the ferromagnetic layer.
  • the most common MRAM is a current-induced magnetic field writing type MRAM.
  • this MRAM wiring for passing a write current is arranged around the magnetoresistive effect element, and the magnetization direction of the ferromagnetic layer of the magnetoresistive effect element is switched by a current magnetic field generated by passing the write current.
  • this MRAM can be written in 1 nanosecond or less, and is suitable as a high-speed MRAM.
  • there has been a report of successful operation verification at 250 MHz N. Sakimura et al., “A 250-MHz 1-Mbit Embedded MRAM Macro Usage 2T1MTJ Cell Bitline Separation and Half-ShipCritichi” Conference, 2007. ASSCC '07. IEEE Asian. P. 216.).
  • the magnetic field for switching the magnetization of the magnetic material in which the thermal stability and the disturbance magnetic field resistance are ensured is generally about several tens [Oe].
  • a large write current of about several mA is required.
  • Even the lowest reported write current is about 1 mA (H. Honjo et al., “Performance of write-line-inserted MTJ for low-write-current MRAM cell”, 52nd MagnetismensMet 2007 (MMM 2007), p. 481.).
  • the write current is large, the chip area is inevitably increased, and the power consumption required for writing increases.
  • the write current further increases and does not scale.
  • spin polarized current writing type MRAM As another MRAM, there is a spin polarized current writing type MRAM.
  • a spin-polarized current is injected into the ferromagnetic conductor of the magnetoresistive element, and the magnetization is caused by a direct interaction between the spin of the conduction electron carrying the current and the magnetic moment of the conductor.
  • spin Transfer Magnetization Switching The presence or absence of spin injection magnetization reversal depends on the current density (not the absolute value of the current). Accordingly, when spin injection magnetization reversal is used for data writing, the write current is reduced if the size of the memory cell is reduced. That is, the spin injection magnetization reversal method is excellent in scaling. When the write current is small, the chip area is small, and high integration and large scale are possible. However, the writing time tends to be longer than that of the current-induced magnetic field writing type MRAM (example: 1 nsec. Or more).
  • a semiconductor device such as a system LSI (Large-Scale Integration) equipped with logic and memory
  • LSI Large-Scale Integration
  • an area that requires high-speed operation, large capacity and high integration That is, there are areas that require a low write current, and a memory is provided in each area.
  • a register or cache is provided as a memory in an area requiring high-speed operation
  • a main storage device or an auxiliary storage device is provided as a memory in an area requiring large capacity and high integration. Since the performance and functions required for each memory are different from each other, one type of memory cannot be used.
  • FF Flip-Flop
  • SRAM Static Random Access Memory
  • DRAM Dynamic Random Access Memory
  • flash memory etc.
  • an object of the present invention is to provide a memory-embedded semiconductor device capable of achieving both high-speed processing and large-capacity processing in an internal memory.
  • the semiconductor device of the present invention has a first magnetic random access memory having a first memory cell, a second memory cell operating at a higher speed than the first memory cell, and the same chip as the first magnetic random access memory. And a second magnetic random access memory provided therein.
  • the first memory cell includes a first magnetization free layer, a second magnetization free layer, a first nonmagnetic layer provided adjacent to the second magnetization free layer, and a second magnetization adjacent to the first nonmagnetic layer.
  • a first magnetization fixed layer provided on the opposite side of the free layer.
  • the first magnetization free layer is made of a ferromagnetic material and has magnetic anisotropy in the film thickness direction.
  • the second magnetization free layer and the first magnetization fixed layer are made of a ferromagnetic material and have magnetic anisotropy in the in-plane direction.
  • the first magnetization free layer is connected to the first magnetization fixed region where the magnetization is fixed, the second magnetization fixed region where the magnetization is fixed, the first magnetization fixed region and the second magnetization fixed region, and the magnetization can be reversed. And a free magnetization region.
  • the magnetization free region and the second magnetization free layer are magnetically coupled.
  • the center of gravity of the magnetization free region and the center of gravity of the second magnetization free layer are shifted from each other in a specific direction that is the in-plane direction.
  • the magnetization of the first magnetization fixed layer is fixed in a direction substantially parallel to the specific direction.
  • the second memory cell includes a third magnetization free layer, a third magnetization fixed layer, and a second nonmagnetic layer provided between the third magnetization free layer and the third magnetization fixed layer.
  • the third magnetization free layer and the third magnetization fixed layer are made of a ferromagnetic material.
  • FIG. 1 is a schematic diagram showing a configuration of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a perspective view showing the configuration of the magnetoresistive element in each MRAM of this embodiment.
  • FIG. 3A is a perspective view showing the structure of the main part of the magnetoresistive effect element of this embodiment.
  • FIG. 3B is a plan view showing the structure of the main part of the magnetoresistive element of this example.
  • FIG. 3C is a cross-sectional view showing the structure of the main part of the magnetoresistive element of this example.
  • FIG. 3D is a cross-sectional view showing the structure of the main part of the magnetoresistive element of this example.
  • FIG. 1 is a schematic diagram showing a configuration of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a perspective view showing the configuration of the magnetoresistive element in each MRAM of this embodiment.
  • FIG. 3A is a perspective view showing the structure of the main part of the magnet
  • FIG. 4A is a cross-sectional view for explaining the state of magnetic flux in the magnetoresistive effect element of this embodiment.
  • FIG. 4B is a cross-sectional view for explaining two states that can be taken by the magnetoresistive element of this embodiment.
  • FIG. 4C is a cross-sectional view for explaining two states that can be taken by the magnetoresistive element of this embodiment.
  • FIG. 5A is a circuit diagram showing a configuration example of a memory cell in which the magnetoresistive effect element of this embodiment is integrated.
  • FIG. 5B is a block diagram illustrating a configuration example of an MRAM in which the memory cells of this embodiment are integrated.
  • FIG. 6 is a circuit diagram showing another configuration example of the memory cell in which the magnetoresistive effect element of this embodiment is integrated.
  • FIG. 5A is a circuit diagram showing a configuration example of a memory cell in which the magnetoresistive effect element of this embodiment is integrated.
  • FIG. 5B is a block diagram illustrating a configuration example of an M
  • FIG. 7 is a perspective view showing the configuration of a first modification of the magnetoresistive effect element in each MRAM according to the present embodiment.
  • FIG. 8 is a perspective view showing a configuration of a second modification of the magnetoresistive effect element in each MRAM according to the present embodiment.
  • FIG. 9A is a perspective view showing the structure of the main part of the third modification of the magnetoresistive effect element of this embodiment.
  • FIG. 9B is a plan view showing the structure of the main part of the third modification of the magnetoresistive effect element of this example.
  • FIG. 9C is a cross-sectional view showing the structure of the main part of a third modification of the magnetoresistive effect element of this example.
  • FIG. 9A is a perspective view showing the structure of the main part of the third modification of the magnetoresistive effect element of this embodiment.
  • FIG. 9B is a plan view showing the structure of the main part of the third modification of the magnetoresistive effect element of this example.
  • FIG. 9C is a
  • FIG. 9D is a cross-sectional view illustrating a structure of a main part of a third modification of the magnetoresistance effect element of the present example.
  • FIG. 10A is a perspective view showing the structure of the main part of a fourth modification of the magnetoresistive effect element of this example.
  • FIG. 10B is a cross-sectional view showing the structure of the main part of a fourth modification of the magnetoresistive effect element of this example.
  • FIG. 10C is a cross-sectional view illustrating a structure of a main part of a fourth modification of the magnetoresistive effect element according to the present embodiment.
  • FIG. 11A is a perspective view showing the structure of the main part of the fifth modification of the magnetoresistive effect element of this example.
  • FIG. 11A is a perspective view showing the structure of the main part of the fifth modification of the magnetoresistive effect element of this example.
  • FIG. 11B is a plan view showing the structure of the main part of the fifth modification of the magnetoresistive element of this example.
  • FIG. 12A is a circuit diagram showing a configuration example of a memory cell in which a fifth modification of the magnetoresistive effect element of this embodiment is integrated.
  • FIG. 12B is a circuit diagram showing another configuration example of the memory cell in which the fifth modification example of the magnetoresistive effect element of this embodiment is integrated.
  • FIG. 13 is a plan view schematically showing the structure of a sixth modification of the magnetoresistance effect element of this example.
  • the logic unit 2 is an area that requires high-speed operation, and has a logic circuit that performs a logical operation.
  • the logic unit 2 further includes MRAMs 4-1 to 4-4 capable of high speed operation.
  • the MRAMs 4-1 to 4-4 are exemplified as current-induced magnetic field writing type MRAMs, and are used as registers, L1 caches (primary caches), and L2 caches (secondary caches).
  • L1 caches primary caches
  • L2 caches secondary caches
  • the current-induced magnetic field writing type MRAM is theoretically 1 nsec. The following writing is possible, and it is suitable as an MRAM capable of high-speed operation. In general, since the write current is large, the area of the present MRAM is relatively large. However, since the memory is used as a memory having a relatively small capacity such as a register, an L1 cache, or an L2 cache, the area of the entire chip. The impact on is very small.
  • the memory unit 3 is an area that requires large capacity and high integration (that is, low write current), and has a memory circuit for storing data.
  • As the storage circuit large-capacity and highly integrated MRAMs 5-1 to 5-3 are included.
  • the MRAMs 5-1 to 5-3 are exemplified as spin-polarized current writing type MRAMs, and are used as a main storage device or an auxiliary storage device. Hereinafter, when it is not necessary to distinguish between them, they are simply abbreviated as MRAM5.
  • the spin-polarized current writing type MRAM is exemplified by a current-induced domain wall motion type MRAM.
  • the magnetoresistive effect element generally includes a first ferromagnetic layer that holds data (often referred to as a magnetic recording layer) and a second strong layer in which magnetization is fixed.
  • a magnetic layer (often referred to as a magnetization fixed layer) and a laminated body including a tunnel barrier layer provided between these ferromagnetic layers.
  • the magnetic recording layer has a magnetization reversal portion having reversible magnetization and two magnetization fixed portions having fixed magnetization connected to both ends thereof.
  • the data is stored as the magnetization of the magnetization switching unit.
  • the magnetizations of the two magnetization fixed portions are fixed so as to be substantially antiparallel to each other.
  • a domain wall is introduced into the magnetic recording layer.
  • the domain wall moves in the direction of spin-polarized conduction electrons (Domain Wall Motion), so that data can be written by passing a current through the magnetic recording layer.
  • the magnetoresistive element is a three-terminal element having two terminals connected to both ends of the magnetic recording layer and a terminal connected to the magnetization fixed layer. This MRAM has improved durability, life, and reliability because the write current does not pass through the tunnel barrier layer.
  • the current-induced domain wall motion type MRAM has an excellent scaling property as described above, and is suitable as an MRAM capable of high integration and large scale.
  • the operation speed is relatively low, the influence is extremely small because it is used as a memory that does not require high-speed operation as compared with a register such as a main storage device or an auxiliary storage device.
  • the semiconductor device 1 when all of the storage elements of the logic unit 2 and the memory unit 3 are nonvolatile memory MRAMs, it is preferable that data can be retained in the MRAMs even when the power is turned off. In that case, power off can be set to the basic state (instant on). Thereby, power consumption can be reduced.
  • the memory elements of the logic unit 2 and the memory unit 3 are nonvolatile memory MRAMs
  • the memory elements can be manufactured in the same process as described later, which is preferable.
  • the semiconductor device 1 can be manufactured at a low cost and in a short time.
  • the semiconductor device of the present invention is not limited to the configuration illustrated in FIG. That is, the number, shape, arrangement, etc. of the MRAM in each part, such as the shape and arrangement of the logic part 2 and the memory part 3, can be freely modified within the scope of the technical idea of the present invention.
  • FIG. 2 is a perspective view showing the configuration of the magnetoresistive effect element in each MRAM according to the embodiment of the present invention.
  • the magnetoresistive effect element 8 and the magnetoresistive effect element 9 according to the embodiment of the present invention are formed on the same chip.
  • a white arrow, a cross mark in a circle, and a black dot mark in a circle in each configuration in the figure indicate the direction of magnetization (the same applies hereinafter).
  • the magnetoresistive effect element 8 is used in a memory cell of the MRAM 4 (operating frequency is preferably 200 MHz or more) for high speed operation. This is a current-induced magnetic field writing type magnetoresistive effect element.
  • the magnetoresistive element 8 includes a magnetization free layer 60, a magnetization fixed layer 80, and a nonmagnetic layer 70 provided between the magnetization free layer 60 and the magnetization fixed layer 80.
  • an electrode layer, a diffusion prevention layer, a base layer, and the like are appropriately provided.
  • the magnetization free layer 60 and the magnetization fixed layer 80 are made of a ferromagnetic material.
  • the magnetization free layer 60 and the magnetization fixed layer 80 have an in-plane magnetic film (in-plane magnetic anisotropy) having an in-plane direction (xy in-plane direction) magnetic anisotropy (in-plane magnetic anisotropy). mnetization film).
  • the nonmagnetic layer 70 is made of an insulator, and a magnetic tunnel junction (MTJ) is formed by the magnetization free layer 60, the nonmagnetic layer 70, and the magnetization fixed layer 80.
  • the nonmagnetic layer 70 is preferably made of an insulator, but may be made of a semiconductor or a conductor. Specific materials of the magnetization free layer 60, the nonmagnetic layer 70, and the magnetization fixed layer 80 will be described later.
  • the magnetization fixed layer 80 has a fixed magnetization. This fixed magnetization is set to a direction perpendicular to the longitudinal direction (x direction) of the magnetization fixed layer 80 or to have a vertical direction component.
  • the magnetization free layer 60 has reversible magnetization.
  • the easy axis of magnetization of the magnetization free layer 60 is perpendicular to the longitudinal direction (x direction) of the magnetization fixed layer 80, or has a perpendicular component.
  • Such magnetic anisotropy can be imparted by shape magnetic anisotropy.
  • the magnetization of the magnetization free layer 60 is either a parallel component or an antiparallel component with respect to the magnetization of the magnetization fixed layer 80. You can have either.
  • the magnetization direction of the magnetization free layer 60 corresponds to stored data.
  • a write current is passed through the magnetization fixed layer 80.
  • the magnetization of the magnetization free layer 60 is reversed by a current-induced magnetic field generated by the write current.
  • the direction of the current-induced magnetic field generated by the direction of the write current can be controlled to change the magnetization of the magnetization free layer 60 to a desired direction.
  • desired data is recorded in the magnetization free layer 60.
  • the magnetization fixed layer 80 may be referred to as a base electrode because of its role.
  • Such a writing method in which a write current is passed through the magnetization fixed layer 80, that is, the base electrode can also be referred to as a base write type.
  • the write current since the write current is directly supplied to the magnetoresistive effect element 8, the magnitude of the current-induced magnetic field becomes relatively large. Therefore, the write current can be reduced. Moreover, since the magnetization fixed layer 80 introduces a write current, it is desirable that the electric resistance is relatively small. Therefore, the electrical resistance may be lowered by making a conductive layer adjacent to the magnetization fixed layer 80.
  • a read current is passed between the magnetization fixed layer 80 and the magnetization free layer 60 via the nonmagnetic layer 70.
  • data is read by detecting a change in resistance according to the relative angle between the magnetization of the magnetization fixed layer 80 and the magnetization of the magnetization free layer 60.
  • the magnetization of the magnetization fixed layer 80 and the magnetization of the magnetization free layer 60 are parallel (example: “0” is stored)
  • the low resistance state is realized
  • the magnetization of the magnetization fixed layer 80 and the magnetization of the magnetization free layer 60 are Are antiparallel (example: “1” is stored)
  • a change in resistance of the magnetoresistive effect element 8 is detected as a voltage signal or a current signal, and data stored in the magnetoresistive effect element 8 is determined using the voltage signal or the current signal.
  • the magnetoresistive element 9 is used in a memory cell of MRAM 5 (desirably having a write current of 0.5 mA or less) for high integration and large capacity (low current). This is a spin-polarized current writing type current-induced domain wall motion type magnetoresistive effect element.
  • the magnetoresistive effect element 9 includes a first magnetization free layer 10, a second magnetization free layer 20, a first nonmagnetic layer 30, and a first magnetization fixed layer 40.
  • the second magnetization free layer 20 is provided adjacent to one surface of the first nonmagnetic layer 30, and the first magnetization fixed layer 40 is provided adjacent to the other surface of the first nonmagnetic layer 30.
  • first magnetization free layer 10 and the second magnetization free layer 20 may be electrically connected via a conductive layer 50 as shown, or directly without providing the conductive layer 50. It may be connected. Although not shown, in addition to the above-described layers, it is desirable that an electrode layer, a diffusion prevention layer, a base layer, and the like are appropriately provided.
  • the first magnetization free layer 10 is connected to the first magnetization fixed region 11a in which the magnetization is fixed, the second magnetization fixed region 11b in which the magnetization is fixed, and the first magnetization fixed region 11a and the second magnetization fixed region 11b.
  • the magnetization free region 12 which can be reversed is included.
  • the magnetization of the first magnetization fixed region 11a is fixed by a magnetization fixed layer 15 provided on the first magnetization fixed region 11a.
  • the magnetization of the second magnetization fixed region 11b is fixed by a magnetization fixed layer 16 provided on the second magnetization fixed region 11b.
  • the first magnetization free layer 10, the second magnetization free layer 20, and the first magnetization fixed layer 40 are made of a ferromagnetic material.
  • the first magnetization free layer 10 is a perpendicular magnetization film having a magnetic anisotropy (perpendicular magnetic anisotropy) in the film thickness direction (z direction).
  • the second magnetization free layer 20 and the first magnetization fixed layer 40 are in-plane magnetization films having magnetic anisotropy (in-plane magnetic anisotropy) in the in-plane direction (xy in-plane direction).
  • the direction of the easy magnetization axis of the second magnetization free layer 20 is arbitrary.
  • the first nonmagnetic layer 30 is made of an insulator, and a magnetic tunnel junction (MTJ) is formed by the second magnetization free layer 20, the first nonmagnetic layer 30, and the first magnetization fixed layer 40.
  • MTJ magnetic tunnel junction
  • the first nonmagnetic layer 30 is preferably made of an insulator, but may be made of a semiconductor or a conductor.
  • the magnetoresistive effect element 8 and the magnetoresistive effect element 9 according to the embodiment of the present invention are formed on the same chip.
  • the magnetization free layer 60, the nonmagnetic layer 70, and the magnetization fixed layer 80 of the magnetoresistive effect element 8 are the second magnetization free layer 20, the first nonmagnetic layer 30, and the first magnetization fixed layer of the magnetoresistive effect element 9, respectively. 40 and the same layer are simultaneously formed of the same material. That is, the MRAM 4 and the MRAM 5 can be formed by the same process, and the number of processes does not increase. As a result, the semiconductor device 1 can be manufactured at a low cost and in a short time.
  • FIGS. 3B, 3C, and 3D are schematic views schematically showing the configuration of the magnetoresistive effect element 9 according to the embodiment of the present invention.
  • FIG. 3A is a perspective view
  • FIGS. 3B, 3C, and 3D are an xy plan view, an xz sectional view, and a yz sectional view in the xyz coordinate system shown in FIG. 3A, respectively.
  • the magnetoresistive effect element 9 has a laminated structure composed of a plurality of layers, and the lamination direction is defined as the z-axis direction.
  • a plane parallel to each layer of the stacked structure is an xy plane.
  • the first magnetization free layer 10 includes a first magnetization fixed region 11a, a second magnetization fixed region 11b, and a magnetization free region 12.
  • the magnetization free region 12 is provided between the first magnetization fixed region 11a and the second magnetization fixed region 11b.
  • the first magnetization free layer 10 is designed so that the magnetization free region 12 is magnetically coupled to at least a part of the second magnetization free layer 20.
  • the first magnetization free layer 10 is designed such that the magnetization state of the magnetization free region 12 affects the magnetization state of the second magnetization free layer 20.
  • the magnetization free region 12 is electrically connected to the second magnetization free layer 20. The electrical connection may be via the conductive layer 50 (FIG. 2) or may be directly connected.
  • Each of the first magnetization fixed region 11a and the second magnetization fixed region 11b has magnetization fixed at least in part.
  • the magnetization fixed layers 15 and 16 provided on the upper portions are fixed.
  • the magnetizations of the first magnetization fixed region 11a and the second magnetization fixed region 11b are fixed in the film thickness direction (z direction in the figure), and they are directed in substantially antiparallel directions.
  • the magnetization of the magnetization free region 12 can be reversed, and its magnetization is substantially parallel to either the magnetization of the first magnetization fixed region 11a or the second magnetization fixed region 11b.
  • the magnetization direction of the magnetization free region 12 corresponds to stored data.
  • the second magnetization free layer 20 has magnetization that can be reversed in the in-plane direction (direction in the xy plane), and the first magnetization fixed layer 40 in the in-plane direction (direction in the xy plane). It is fixed in a predetermined direction.
  • the magnetization free region 12 and the second magnetization free layer 20 are magnetically coupled.
  • the center of gravity G12 of the magnetization free region 12 and the center of gravity G20 of the second magnetization free layer 20 are designed to be shifted in the xy plane.
  • the magnetization direction of the second magnetization free layer 20 is uniquely determined according to the magnetization direction of the magnetization free region 12 as will be described later. Therefore, the data stored as the magnetization direction of the magnetization free region 12 is transmitted to the second magnetization free layer 20 through the magnetic coupling between the magnetization free region 12 and the second magnetization free layer 20.
  • 3A to 3D show an example in which the centroid G20 of the second magnetization free layer 20 is shifted in the + y direction with respect to the centroid G12 of the magnetization free region 12, but in general, the second magnetization
  • the direction in which the centroid G20 of the free layer 20 is shifted in the xy plane with respect to the centroid G12 of the magnetization free region 12 may be substantially parallel to the direction in which the magnetization of the second magnetization free layer 20 can be reversed.
  • the magnetization of the first magnetization fixed layer 40 is preferably fixed in a direction substantially parallel to the direction in which the centroid G20 of the second magnetization free layer 20 deviates from the centroid G12 of the magnetization free region 12 in the xy plane.
  • ⁇ i means the total sum related to i.
  • the center of gravity is the intersection of diagonal lines, and in the case of an ellipse, the center of gravity is the center.
  • the conductive layer 50 is provided between the first magnetization free layer 10 and the second magnetization free layer 20.
  • the conductive layer 50 is composed of a conductor.
  • the conductive layer 50 may be a magnetic material or a non-magnetic material. In the case of a magnetic material, a relatively soft magnetic material is preferable. Further, the conductive layer 50 may be configured by a laminated film of a plurality of materials.
  • the conductive layer 50 also has a role of electrically connecting the first magnetization free layer 10 and the second magnetization free layer 20.
  • the shape of the conductive layer 50 may be provided only on the upper side of the second magnetization free layer 20 as illustrated, or is not illustrated, but the lower surface of the first magnetization free layer 10 and the second magnetization free layer. It may be provided so as to cover the entire upper surface of the layer 20. Further, although not shown in the drawing, it may be provided so as to cover only at least a part of the first magnetization free layer 10 and the second magnetization free layer 20.
  • the manufacturing process can be facilitated. This is because the upper and lower sides of the conductive layer 50 can be formed separately.
  • the conductive layer 50 can serve as a cap layer (protective layer) on the lower layer of the conductive layer 50, and can serve as a base layer on the upper layer of the conductive layer 50.
  • oxidation and chemical alteration of the lower layer of the conductive layer 50 can be prevented, and crystal orientation of the upper layer of the conductive layer 50 can be controlled and chemical alteration can be prevented. Can do.
  • the electrical contact between the first magnetization free layer 10 and the second magnetization free layer 20 can be improved.
  • the magnetization data of the magnetization free region 12 of the first magnetization free layer 10 can be efficiently transmitted to the second magnetization free layer 20.
  • the material of the conductive layer 50 is at least one element of Fe, Co, and Ni. It is desirable to include.
  • a metal layer may be provided on the magnetization free layer 60 in the magnetoresistive effect element 8.
  • the metal layer functions as a cap layer (protective layer) when the contact for connecting to the upper wiring and the magnetization free layer 60 are connected.
  • the conductive layer 50 and the metal layer can be manufactured by the same process, and the process is not increased.
  • the first magnetization free layer 10 includes at least one material selected from Fe, Co, and Ni. Furthermore, perpendicular magnetic anisotropy can be stabilized by including Pt and Pd.
  • B, C, N, O, Al, Si, P, Ti, V, Cr, Mn, Cu, Zn, Zr, Nb, Mo, Tc, Ru, Rh, Ag, Hf, Ta, W , Re, Os, Ir, Au, Sm, and the like can be added so that desired magnetic properties are expressed.
  • Co Co, Co—Pt, Co—Pd, Co—Cr, Co—Pt—Cr, Co—Cr—Ta, Co—Cr—B, Co—Cr—Pt—B, Co—Cr—Ta— B, Co-V, Co-Mo, Co-W, Co-Ti, Co-Ru, Co-Rh, Fe-Pt, Fe-Pd, Fe-Co-Pt, Fe-Co-Pd, Sm-Co, Examples thereof include Gd—Fe—Co, Tb—Fe—Co, and Gd—Tb—Fe—Co.
  • the magnetic anisotropy in the perpendicular direction can also be exhibited by laminating a layer containing any one material selected from Fe, Co, and Ni with different layers. Specifically, a laminated film of Co / Pd, Co / Pt, Co / Ni, Fe / Au, and the like are exemplified.
  • the second magnetization free layer 20 and the first magnetization fixed layer 40 preferably include at least one material selected from Fe, Co, and Ni.
  • B, C, N, O, Al, Si, P, Ti, V, Cr, Mn, Cu, Zn, Zr, Nb, Mo, Tc, Ru, Rh, Ag, Hf, Ta, W , Re, Os, Ir, Au, and the like can be adjusted so that desired magnetic properties are expressed.
  • Ni—Fe, Co—Fe, Fe—Co—Ni, Ni—Fe—Zr, Co—Fe—B, Co—Fe—Zr—B and the like are exemplified.
  • the second magnetization free layer 20 and the first magnetization fixed layer 40 are made of a Co—Fe—B material, and the first nonmagnetic layer 30 is made of an Mg—O material.
  • the magnetization free layer 60, the nonmagnetic layer 70, and the magnetization fixed layer 80 of the magnetoresistive effect element 8 are made of the same material as the second magnetization free layer 20, the first nonmagnetic layer 30, and the magnetization fixed layer 40, respectively. it can.
  • the magnetization free layer 60, the nonmagnetic layer 70, and the magnetization fixed layer 80 are the second magnetization free layer 20, the first nonmagnetic layer, respectively. 30 and the same material as the magnetization fixed layer 40.
  • FIG. 4A is a schematic diagram for explaining that the magnetization direction of the second magnetization free layer 20 is uniquely determined by the magnetization direction of the magnetization free region 12.
  • FIG. 4A schematically shows the state of the leakage magnetic flux from the magnetization free region 12. As shown in FIG.
  • the magnetic flux since the leakage magnetic flux needs to be smoothly connected, the magnetic flux has a component parallel to the in-plane direction (xy in-plane direction) as it goes to the end of the magnetization free region 12. Become.
  • the magnetization direction of the second magnetization free layer 20 is determined by a component parallel to the in-plane direction of the magnetic flux.
  • 4B and 4C schematically show the magnetization state of each layer in each state of “0” and “1” in the magnetoresistive effect element.
  • the magnetization direction of the first magnetization fixed layer 40 is illustrated as being fixed in the + y direction.
  • the magnetization direction of the first magnetization fixed layer 40 is the ⁇ y direction. It doesn't matter.
  • 4B when the magnetization of the magnetization free region 12 is in the ⁇ z direction, the magnetization of the second magnetization free layer 20 has a component in the + y direction due to the leakage magnetic flux in the direction opposite to that in FIG. 4A. become.
  • the magnetizations of the second magnetization free layer 20 and the first magnetization fixed layer 40 have parallel components.
  • the magnetization of the magnetization free region 12 is oriented in the + z direction as shown in FIG. 4C
  • the magnetization of the second magnetization free layer 20 has a component in the ⁇ y direction due to the leakage magnetic flux as shown in FIG. 4A. become.
  • the magnetizations of the second magnetization free layer 20 and the first magnetization fixed layer 40 have antiparallel components.
  • the center of gravity G20 of the second magnetization free layer 20 is provided so as to be shifted in a specific direction with respect to the center of gravity G12 of the magnetization free region 12, so that the magnetization of the second magnetization free layer 20 is along the specific direction, Depending on the magnetization direction of the magnetization free region 12, it has either a positive or negative direction component. This is because the in-plane direction component of the leakage flux is distributed radially from the center of gravity G12 of the magnetization free region 12. As a result, the magnetizations of the second magnetization free layer 20 and the first magnetization fixed layer 40 can have a parallel or antiparallel component.
  • the magnetization of the second magnetization free layer 20 and the magnetization free region 12 may be related not only by the method using the leakage magnetic flux shown here but also by any magnetic coupling mode such as using exchange coupling.
  • the direction of the magnetization of the second magnetization free layer 20 can be changed according to the magnetization of the magnetization free region 12, the direction of the easy axis of the second magnetization free layer 20 is arbitrary. Therefore, the direction of the easy axis of the second magnetization free layer 20 may be in the y direction, or may be in the x direction. When the direction of the easy axis is in the y direction, the magnetization is reversed between the easy axes. On the other hand, if the direction is the x direction, the magnetization is rotated in the hard axis direction around the easy axis.
  • the magnetic anisotropy of the second magnetization free layer 20 is not extremely large. This is because magnetization reversal due to leakage magnetic flux from the magnetization free region 12 becomes difficult when it is extremely large.
  • the magnetic anisotropy of the second magnetization free layer 20 may be provided by crystal magnetic anisotropy or may be provided by shape magnetic anisotropy.
  • the second magnetization free layer 20 may be a laminated film composed of a plurality of ferromagnetic layers. A layer made of a non-magnetic material may be inserted between the ferromagnetic layers as long as the magnetization state is not disturbed.
  • the writing method will be described.
  • Data writing to the magnetoresistive effect element 9 of the present embodiment is performed by moving the domain wall formed in the first magnetization free layer 10.
  • the first magnetization free layer 10 includes the first magnetization fixed region 11a and the second magnetization fixed region 11b whose magnetization is fixed substantially antiparallel to each other in the film thickness direction, and the magnetization electrically connected thereto.
  • a free region 12 is provided, and the magnetization of the magnetization free region 12 is substantially parallel to either the first magnetization fixed region 11a or the second magnetization fixed region 11b. Due to the restriction of the magnetization state, a domain wall is introduced into the first magnetization free layer 10.
  • the magnetization free region 12 when the magnetization of the magnetization free region 12 is substantially parallel to the magnetization of the first magnetization fixed region 11a and is substantially antiparallel to the magnetization of the second magnetization fixed region 11b, the magnetization free region 12 and the second magnetization fixed region A domain wall is formed near the boundary of 11b.
  • the magnetization of the magnetization free region 12 when the magnetization of the magnetization free region 12 is substantially parallel to the magnetization of the second magnetization fixed region 11b and is substantially antiparallel to the magnetization of the first magnetization fixed region 11a, the magnetization free region 12 and the first magnetization fixed region A domain wall is formed near the boundary of 11a.
  • the position of the formed domain wall can be moved by passing a current directly through the first magnetization free layer 10.
  • the first magnetization fixed is obtained by flowing a current in a direction from the magnetization free region 12 toward the first magnetization fixed region 11a.
  • Conduction electrons flow from the region 11a to the magnetization free region 12, and the domain wall moves in the same direction as the flow of the conduction electrons. Due to the movement of the domain wall, the magnetization of the magnetization free region 12 becomes parallel to the first magnetization fixed region 11a.
  • the second magnetization fixed is obtained by flowing a current in a direction from the magnetization free region 12 toward the second magnetization fixed region 11b. Conduction electrons flow from the region 11b to the magnetization free region 12, and the domain wall moves in the same direction as the flow of the conduction electrons. Due to the movement of the domain wall, the magnetization of the magnetization free region 12 becomes parallel to the second magnetization fixed region 11b. In this way, information can be rewritten between the “0” state and the “1” state.
  • the first magnetization fixed region 11a and the second magnetization fixed region 11b be provided with terminals connected to external wiring. At this time, the write current flows between the first terminal connected to the first magnetization fixed region 11a and the second terminal connected to the second magnetization fixed region 11b.
  • the path of the write current for writing data to the magnetoresistive effect element 9 of the present embodiment is not limited to this, and other methods will be described later.
  • the magnetoresistive effect is used to read data from the magnetoresistive effect element 9 of this embodiment. Specifically, a current is passed between the first magnetization fixed layer 40 and the second magnetization free layer 20 via the first nonmagnetic layer 30, and the magnetizations of the first magnetization fixed layer 40 and the second magnetization free layer 20 are changed. Data is read by detecting a change in resistance according to the relative angle. For example, when the magnetizations of the first magnetization fixed layer 40 and the second magnetization free layer 20 are parallel as shown in FIG. 4B (example: “0” is stored), the low resistance state is realized, and is shown in FIG. 4C.
  • the magnetoresistive effect element 9 is used as the memory element of the memory cell 201.
  • This circuit configuration is similarly applied to the memory cell 201 (using the magnetoresistive effect element 8 as a storage element) of the MRAM 4 of the present embodiment.
  • FIG. 5A is a circuit diagram showing a configuration example of a memory cell in which the magnetoresistive effect element of this embodiment is integrated.
  • FIG. 5A shows a circuit configuration of a single memory cell 201. Actually, a plurality of memory cells 201 are arranged in an array and integrated in the MRAM 5 (or 4). Those skilled in the art will appreciate.
  • the terminal connected to the first magnetization fixed layer 40 is connected to the ground line GND for reading via the node N3.
  • One of the two terminals connected to the first magnetization free layer 10 is connected to one source / drain of the MOS transistor M1 through the node N1, and the other has the node N2 connected to one source / drain of the MOS transistor M2. Connected through.
  • the other source / drain of the MOS transistors M1 and M2 are connected to bit lines BL1 and BL2 for writing, respectively.
  • the gate electrodes of the MOS transistors M1 and M2 are connected to the word line WL. That is, 210 in the figure corresponds to the first magnetization free layer 10.
  • one of two terminals connected to both ends of the magnetization fixed layer 80 is connected to one source / drain of the MOS transistor M1 via the node N1, and the other Is connected to one source / drain of MOS transistor M2 via node N2.
  • a terminal connected to the magnetization free layer 60 is connected to a ground line GND for reading via a node N3. That is, 210 in the figure corresponds to the magnetization fixed layer 80.
  • FIG. 5B is a block diagram showing a configuration example of an MRAM in which the memory cells of this embodiment are integrated.
  • the MRAM 260 has a memory cell array 261 in which a plurality of memory cells 201 are arranged in a matrix.
  • the memory cell array 261 includes a reference cell 201r that is referred to when data is read, in addition to the memory cell 201 used for data recording described in FIG. 5A.
  • the structure of the reference cell 201r is the same as that of the memory cell 201.
  • the word line WL is connected to the X selector 262.
  • the X selector 262 selects the word line WL connected to the target memory cell 201s as the selected word line WLs during the data write operation and the read operation.
  • the bit line BL1 is connected to the Y-side current termination circuit 264, and the bit line BL2 is connected to the Y selector 263.
  • the Y selector 263 selects the bit line BL2 connected to the target memory cell 201s as the selected bit line BL2s during the data write operation and the read operation.
  • the Y-side current termination circuit 264 selects the bit line BL1 connected to the target memory cell 201s as the selected bit line BL1s.
  • the Y-side current source circuit 265 supplies or draws a predetermined write current (Iwrite) to the selected bit line BL2s during the data write operation.
  • the Y-side power supply circuit 266 supplies a predetermined voltage to the Y-side current termination circuit 264 during the data write operation. As a result, the write current (Iwrite) flows into or out of the Y selector 263.
  • These X selector 262, Y selector 263, Y side current termination circuit 264, Y side current source circuit 265, and Y side power supply circuit 266 are “write current supply circuits for supplying a write current (Iwrite) to the memory cell 201. Is comprised.
  • the read current adding circuit 267 supplies a predetermined read current (Iread) to the selected second bit line BL2s during the data read operation.
  • the Y-side current termination circuit 264 sets the bit line BL1 to “Open”.
  • the read current load circuit 267 supplies a predetermined read current (Iread) to the reference bit line BL2r connected to the reference cell 201r.
  • the sense amplifier 268 reads data from the target memory cell 201s based on the difference between the potential of the reference bit line BL2r and the potential of the selected bit line BL2s, and outputs the data.
  • the X selector 262, Y selector 263, Y-side current termination circuit 264, read current addition circuit 267, and sense amplifier 268 constitute a “read current supply circuit” for supplying a read current (Iread) to the memory cell 201. is doing.
  • the word line WL is pulled up to a “high” level, and the MOS transistors M1 and M2 are turned “ON”.
  • One of the bit lines BL1 and BL2 is pulled up to the “high” level, and the other is pulled down to the “Low” level.
  • Which of the bit lines BL1 and BL2 is pulled up to "high” level and which is pulled down to "Low” level is determined by data to be written to the magnetoresistive element 9 (or magnetoresistive element 8). Is done. That is, it is determined according to the direction of the current flowing through the first magnetization free layer 10 (or the magnetization fixed layer 80). As described above, data “0” and “1” can be written separately.
  • the word line WL is pulled up to the “high” level, and the MOS transistors M1 and M2 are turned “ON”.
  • One of the bit lines BL1 and BL2 is pulled up to the “high” level, and the other is set to “open” (floating).
  • a read current penetrating the magnetoresistive effect element 9 (or the magnetoresistive effect element 8) from one of the bit lines BL1 and BL2 is supplied to the first magnetization free layer 10, the second magnetization free layer 20, and the first nonmagnetic layer 30.
  • the current flows through the first magnetization fixed layer 40 (or the magnetization fixed layer 80, the nonmagnetic layer 70, and the magnetization free layer 60) to the ground line GND.
  • the potential of the bit line through which the read current flows or the magnitude of the read current depends on a change in resistance of the magnetoresistive effect element 9 (or magnetoresistive effect element 8) due to the magnetoresistive effect. By detecting this change in resistance as a voltage signal or a current signal, high-speed reading can be performed.
  • circuit configurations shown in FIGS. 5A and 5B and the circuit operation described here are merely examples of a method for carrying out the present invention, and can be implemented by other circuit configurations.
  • FIG. 6 is a circuit diagram showing another configuration example of the memory cell in which the magnetoresistive effect element of this embodiment is integrated.
  • FIG. 6 shows a circuit configuration of a single memory cell 202, it will be understood by those skilled in the art that a plurality of memory cells 202 are actually arranged in an array and integrated in an MRAM. It will be understood.
  • the circuit configuration of FIG. 6 is applied to the current-induced magnetic field writing type magnetoresistive element 8, it has been reported that operation at 500 MHz or more is possible (N. Sakimura et al., IEEE JOURNAL). OF SOLID-STATE CIRCUITS, Vol. 42, 2007, p. 830.).
  • two MTJ1 and MTJ2 are used for one memory cell 202.
  • Complementary data (“0” and “1” or “1” and “0") are stored in MTJ1 and MTJ2.
  • the read signal is amplified by the MOS transistors M13 and M14.
  • the second magnetoresistive element 8 In the second magnetoresistive element 8 (MTJ2), one of two terminals connected to both ends of the magnetization fixed layer 80 is a MOS.
  • One source / drain of the transistor M11 is connected via a node N11, and the other is connected to one end of the magnetization fixed layer 80 of the first magnetoresistance effect element 8 (MTJ1) via a node N12.
  • a terminal connected to the magnetization free layer 60 is connected to a wiring SPL for supplying a read current via a node N14.
  • one of two terminals connected to both ends of the magnetization fixed layer 80 is a node on the other end of the magnetization fixed layer 80 of the second magnetoresistance effect element 8 (MTJ2).
  • the other is connected via N12, and the other is connected to one source / drain of MOS transistor M12 via node N13.
  • a terminal connected to the magnetization free layer 60 is connected to a ground line GND for reading via a node N15. That is, 211 and 212 in the figure correspond to the magnetization fixed layer 80 of the second and first magnetoresistance effect elements 8, respectively.
  • a terminal connected to the first magnetization fixed layer 40 supplies a read current. Connected to the wiring SPL.
  • One of the two terminals connected to the first magnetization free layer 10 is connected to one source / drain of the MOS transistor M11 via the node N11, and the other is the first of the first magnetoresistance effect element 9 (MTJ1).
  • One end of the magnetization free layer 10 is connected via a node N12.
  • a terminal connected to the first magnetization fixed layer 40 is connected to a ground line GND for reading.
  • One of the two terminals connected to the first magnetization free layer 10 is connected to the other end of the first magnetization free layer 10 of the second magnetoresistance effect element 9 (MTJ2) via the node N12, and the other is a MOS transistor.
  • One source / drain of M12 is connected via node N13. That is, 211 and 212 in the figure correspond to the first magnetization free layer 10 of the second and first magnetoresistance effect elements 9, respectively.
  • the word line RWL is pulled up to “high” level, and the MOS transistor M15 is turned “ON”. Further, the read voltage supply line SPL is pulled up to the “high” level.
  • the first magnetization free layer 10, the second magnetization free layer 20, and the first non-magnetism of the MTJ 1 and MTJ 2 are read currents passing from the read voltage supply line SPL through the paths of the nodes N 14, MTJ 2, nodes N 12, MTJ 1, and node N 15 It flows to the ground line GND via the layer 30 and the first magnetization fixed layer 40 (or the magnetization fixed layer 80, the nonmagnetic layer 70, and the magnetization free layer 60 of MTJ1 and MTJ2).
  • the potential of the node N12 between MTJ2 and MTJ1 depends on complementary data stored in MTJ2 and MTJ1. Therefore, the potential of the node N12 is amplified by the MOS transistors M13 and M14 and detected by the bit line RBL, thereby enabling high-speed reading.
  • circuit configuration shown in FIG. 6 and the circuit operation described here are merely examples of a method for carrying out the present invention, and can be implemented by other circuit configurations.
  • the first technical advantage of the magnetoresistive effect element 9 of this embodiment is a reduction in write current. This is because the first magnetization free layer 10, which is a layer in which domain wall movement occurs during data writing, has magnetic anisotropy in the perpendicular direction.
  • the inventor performed micromagnetics calculation using the LLG equation taking into account the spin transfer torque, so that the domain wall formed of the material having perpendicular magnetic anisotropy is a material having in-plane magnetic anisotropy. It has been found that the current density required for driving with current is sufficiently small compared to the magnetic domain wall formed, while the magnetic field required for driving with magnetic field is sufficiently large.
  • the domain wall formed of a material having perpendicular magnetic anisotropy is driven by the adiabatic spin torque term of [3] even at a current density of about 1 ⁇ 10 8 [A / cm 2 ].
  • the domain wall is not driven without the non-adiabatic spin torque term of [4] at a current density of about 1 ⁇ 10 8 [A / cm 2 ].
  • the domain wall driving by the adiabatic spin torque term of [3] it is known that when pinning is not excessively large, the domain wall can be depinned from the pin site without depending on the pinning magnetic field.
  • the perpendicular magnetic anisotropy capable of domain-wall drive with the adiabatic spin torque term of [3] It can be seen that the material having the property is easy to achieve both strong domain wall pinning and domain wall driving by a low current density. That is, by using a material having perpendicular magnetic anisotropy, it is possible to reduce the current required for writing while maintaining a sufficient value for thermal stability.
  • the width (w) of the magnetoresistive effect element is 100 nm
  • the thickness (t) of the first magnetization free layer 10 is 2 nm
  • the half of the pin site width (q0) of the domain wall is 15 nm.
  • the saturation magnetization (MS) of the first magnetization free layer 10 is 500 [emu / cm 3 ]
  • the spin polarizability (P) is 0.5
  • the depinning magnetic field (HC) at the pin site of the domain wall is 1000 [Oe].
  • the thermal stability index ⁇ E / kBT is about 40.
  • kB is a Boltzmann constant and T is an absolute temperature.
  • the current density required to depin the domain wall from the pin site was found to be about 2 ⁇ 10 7 [A / cm 2 ] from micromagnetics calculation.
  • the write current of the element is 0.04 [mA].
  • the width (w) of the magnetoresistive effect element is 100 nm.
  • the thickness (t) of the magnetization free layer is 10 nm
  • the pinhole width half (q0) of the domain wall is 40 nm
  • the saturation magnetization (MS) is 800 [emu / cm 3 ]
  • the spin polarizability (P) Is 0.7
  • the depinning magnetic field (HC) at the pin site of the domain wall is 50 [Oe].
  • the current density required to depin the domain wall from the pin site in such a system is about 6 ⁇ 10 8 [A / cm 2 ].
  • this current density value is used here for comparison.
  • the write current to the element in the in-plane magnetization film is 6 [mA].
  • the parameters of the magnetoresistive effect element used here are only a guide, and the parameters of the magnetoresistive effect element can be changed variously. Therefore, the current value required for writing and the thermal stability ⁇ E / kBT also change in accordance with the change of the parameter, but the current value and the thermal stability change almost in conjunction with each other. The magnitude relationship between the write currents in the film and the perpendicular magnetization film is not greatly covered.
  • the current density required for driving the domain wall with current is thin. It was found from the micromagnetics calculation that it was reduced. If the film thickness is reduced, the total amount of current is naturally reduced. However, in the perpendicular magnetic anisotropic material, in addition to this, the current density is reduced. Therefore, by using the perpendicular magnetic anisotropic material, the write current can be reduced. It can be effectively reduced.
  • the second technical advantage of the magnetoresistive effect element 9 of the present embodiment is an increase in the read signal. This is because data stored in the first magnetization free layer 10 having perpendicular magnetic anisotropy is transmitted to the second magnetization free layer 20 having magnetic anisotropy in the in-plane direction, and MTJ for reading is This is because it is constituted by a ferromagnetic layer having magnetization in the film surface direction. If a Co—Fe—B / Mg—O / Co—Fe—B-based material or a material conforming thereto is used as the ferromagnetic layer constituting the MTJ, an even higher MR ratio can be realized.
  • the third technical advantage of the magnetoresistive effect element 9 of the present embodiment is to eliminate the trade-off between writing and reading and to facilitate the manufacturing process.
  • the first magnetization free layer 10 for writing and the second magnetization free layer 20 for reading can be designed independently.
  • the magnetic anisotropy of the element generally increases.
  • the current required for writing increases.
  • the magnetoresistive effect element according to the present embodiment the reduction of the write current and the increase of the read signal can be realized by adjusting the characteristics of another layer, so that the trade-off as described above is eliminated.
  • the manufacturing process becomes easy.
  • the fourth technical advantage of the magnetoresistive effect element 9 of this embodiment is that the cost is reduced by omitting the magnetic shield or reducing the demand for the magnetic shield.
  • the perpendicular magnetic anisotropy material used for the first magnetization free layer 10 which is an information storage layer has a sufficiently large magnetocrystalline anisotropy, and thus has a much higher resistance to a disturbance magnetic field than an in-plane magnetic film.
  • a magnetic shield is practically necessary at present, but according to the present invention, a magnetic shield is no longer necessary or necessary to ensure disturbance magnetic field resistance. Since the demand for the performance of the shield is reduced, it is possible to manufacture at a low cost.
  • an appropriate type of MRAM is selected and arranged according to a required function.
  • a memory for a logic circuit that requires high-speed operation a current-induced magnetic field writing type MRAM capable of high-speed operation is used.
  • a memory for a main storage device that requires low current (large capacity and high integration) A current-induced domain wall motion type MRAM capable of reducing the current (capacitance / high integration) is used.
  • a nonvolatile memory mixed system memory-mounted semiconductor device that achieves both high-speed processing and large-capacity processing can be obtained.
  • the memory cell since the memory cell is non-volatile, the power can be turned off to a basic state (instant on), and power consumption can be reduced. Furthermore, even if different types of MRAM are mounted on the same chip, they can be manufactured using the same process and the same material. As a result, a semiconductor device can be manufactured at a low cost and in a short time.
  • FIG. 7 is a perspective view showing a configuration of a first modification of the magnetoresistive effect element in each MRAM according to the embodiment of the present invention.
  • the magnetoresistive effect element 8 and the magnetoresistive effect element 9 according to the first modification of the embodiment of the present invention are formed on the same chip.
  • the configuration of the magnetoresistive effect element 8a for the MRAM 4 for high speed operation is different from that of the magnetoresistive effect element 8 of FIG.
  • the magnetoresistive effect element 8a is used in a memory cell of the MRAM 4 for high speed operation. This is a current-induced magnetic field writing type magnetoresistive effect element.
  • the magnetoresistive effect element 8a includes a magnetization free layer 60, a magnetization fixed layer 80a, a nonmagnetic layer 70 provided between the magnetization free layer 60 and the magnetization fixed layer 80a, and a conductive provided in the vicinity of the magnetization free layer 60.
  • Layer 90 is provided. Although not shown, in addition to the above-described layers, it is desirable that an electrode layer, a diffusion prevention layer, a base layer, and the like are appropriately provided.
  • the magnetization free layer 60, the magnetization fixed layer 80a, and the nonmagnetic layer 70 are the same as the magnetization free layer 60, the magnetization fixed layer 80, and the nonmagnetic layer 70 of FIG. However, it differs from the magnetization fixed layer 80 of FIG. 2 in that no write current is passed through the magnetization fixed layer 80a.
  • the conductive layer 90 is a wiring layer for writing data and is formed of a conductor.
  • the direction of magnetization of the magnetization free layer 60 is controlled by a current-induced magnetic field generated by a write current flowing inside the conductive layer 90. That is, data is written in the magnetoresistive effect element 8a by the current-induced magnetic field. Since the write current is not applied to the magnetization fixed layer (ferromagnetic material) but to the conductive layer 90 formed of a high conductivity conductor such as copper (Cu) or aluminum (Al), the write wiring resistance is further reduced. I can do it.
  • the conductive layer 90 is electrically connected to the magnetization fixed layer 80 a through the contact 103. The other configuration is the same as that in the case of FIG.
  • a write current is passed through the conductive layer 90 from one of the contact 101 and the contact 102 via the other.
  • the magnetization of the magnetization free layer 60 is reversed by a current-induced magnetic field generated by the write current.
  • the direction of the current-induced magnetic field generated by the direction of the write current can be controlled to change the magnetization of the magnetization free layer 60 to a desired direction.
  • desired data is recorded in the magnetization free layer 60.
  • Such a writing method in which a writing current is supplied to the conductive layer 90 can be called a wiring layer writing type because a wiring dedicated to writing is provided.
  • a method for reading data from the magnetoresistive effect element 8a of this embodiment will be described.
  • a read current is passed through the paths of the magnetization free layer 60, the nonmagnetic layer 70, the magnetization fixed layer 80a, the contact 103, the conductive layer 90, and the contact 101 (or contact 102).
  • data is read by detecting a change in resistance according to the relative angle between the magnetization of the magnetization fixed layer 80a and the magnetization of the magnetization free layer 60.
  • the magnetization of the magnetization fixed layer 80a and the magnetization of the magnetization free layer 60 are parallel, a low resistance state is realized, and when the magnetization of the magnetization fixed layer 80a and the magnetization of the magnetization free layer 60 are antiparallel, the resistance is high. A state is realized. A change in resistance of the magnetoresistive effect element 8a is detected as a voltage signal or a current signal, and data stored in the magnetoresistive effect element 8a is determined using the voltage signal or the current signal.
  • the magnetoresistive effect element 9 is used in a memory cell of the MRAM 5 for high integration and large capacity (low current). This is a spin-polarized current writing type current-induced domain wall motion type magnetoresistive effect element.
  • the magnetoresistive effect element 9 includes a first magnetization free layer 10, a second magnetization free layer 20, a first nonmagnetic layer 30, and a first magnetization fixed layer 40.
  • This magnetoresistive effect element 9 is the same as the magnetoresistive effect element 9 of FIG. However, in the figure, contacts 51a and 52a as terminals at both ends of the first magnetization free layer 10 and a contact 53a as a terminal of the first magnetization fixed layer 40 are shown. These contacts 51a, 52a, and 53a are connected to lower layer elements and wirings via wiring layers 51b, 52b, and 53b and lower layer contacts 51c, 52c, and 53c, respectively. Other configurations, writing methods, and reading methods are the same as those in FIG.
  • the magnetoresistive effect element 8a and the magnetoresistive effect element 9 according to the embodiment of the present invention are formed on the same chip.
  • the magnetization free layer 60, the nonmagnetic layer 70, and the magnetization fixed layer 80a of the magnetoresistive effect element 8a are respectively the second magnetization free layer 20, the first nonmagnetic layer 30, and the first magnetization fixed layer of the magnetoresistive effect element 9. 40 and the same layer are simultaneously formed of the same material.
  • the conductive layer 90 is simultaneously formed of the same material and in the same layer as the wiring layers 51b, 52b, and 53b. That is, the MRAM 4 and the MRAM 5 can be formed by the same process, and the number of processes does not increase. As a result, the semiconductor device 1 can be manufactured at a low cost and in a short time.
  • FIG. 8 is a perspective view showing a configuration of a second modification of the magnetoresistive effect element in each MRAM according to the embodiment of the present invention.
  • the magnetoresistive effect element 8b and the magnetoresistive effect element 9a according to the second modification of the embodiment of the present invention are formed on the same chip.
  • the configurations of the magnetoresistive effect element 8b for the MRAM 4 for high speed operation and the magnetoresistive effect element 9a for the MRAM 5 for high integration and large capacity (low current) are respectively shown in FIG. Different from the magnetoresistive element 9.
  • the magnetoresistive effect element 8b is used in a memory cell of the MRAM 4 for high speed operation. This is a current-induced magnetic field writing type magnetoresistive effect element.
  • the magnetoresistive effect element 8b includes a magnetization free layer 60, a magnetization fixed layer 80, a nonmagnetic layer 70 provided between the magnetization free layer 60 and the magnetization fixed layer 80, and the nonmagnetic layer 70 sandwiching the magnetization fixed layer 80. And a magnetization free layer 60a provided on the opposite side to the magnetization fixed layer 80 with the nonmagnetic layer 71 interposed therebetween.
  • an electrode layer, a diffusion prevention layer, a base layer, and the like are appropriately provided.
  • the magnetization free layer 60, the magnetization fixed layer 80, and the nonmagnetic layer 70 are the same as the magnetization free layer 60, the magnetization fixed layer 80, and the nonmagnetic layer 70 of FIG.
  • the magnetoresistive effect element 8b includes the nonmagnetic layer 71 provided on the opposite side of the nonmagnetic layer 70 with the magnetization fixed layer 80 interposed therebetween, and the magnetoresistive effect of FIG. Different from element 8.
  • the magnetization free layer 60a is preferably made of the same ferromagnetic material as that of the magnetization free layer 60, has the same in-plane magnetic anisotropy, and has reversible magnetization.
  • the magnetization free layer 60a is antiferromagnetically magnetically coupled to the magnetization free layer 60 and stabilizes the magnetization of each other. Further, the magnetization free layer 60a and the magnetization free layer 60 located on both sides of the magnetization fixed layer 80 have a function of amplifying a current-induced magnetic field generated by a write current flowing through the magnetization fixed layer 80 during a write operation. Yes.
  • the nonmagnetic layer 71 has a function of cutting the magnetic coupling between the magnetization fixed layer 80 and the magnetization free layer 60a.
  • the nonmagnetic layer 71 may be made of any material as long as it is a nonmagnetic material. The other configuration is the same as that in the case of FIG.
  • the current-induced magnetic field due to the write current flowing in the magnetization fixed layer 80 is amplified by the magnetization free layer 60a and the magnetization free layer 60, and the current Except for the point that the magnetization free layer 60a is magnetized in the opposite direction to the magnetization free layer 60 by the induced magnetic field, the description is omitted because it is the same as the case of FIG.
  • Such a writing system in which a magnetization fixed layer 80 serving as a write wiring layer is positioned between the magnetization free layer 60a and the magnetization free layer 60 and a write current is supplied thereto can also be referred to as an intermediate wiring layer writing type.
  • the method for reading data from the magnetoresistive effect element 8b of the present embodiment is the same as in the case of FIG.
  • the magnetization free layer 60 and the magnetization free layer 60a are depicted as having substantially the same shape, but the shape of these two layers is arbitrary.
  • the magnetization free layer 60 a may have the same shape as the magnetization fixed layer 80.
  • the magnetization of the magnetization free layer 60a is directed in the x direction, which is the longitudinal direction in a steady state, and rotates in the direction of a current-induced magnetic field when a current is introduced into the magnetization fixed layer 80, thereby causing the magnetization free layer 60a to rotate. It is possible to efficiently apply a magnetic field.
  • the magnetization free layer 60a having such a role is often referred to as a cladding layer or a yoke layer.
  • the magnetoresistive effect element 9a is used in a memory cell of the MRAM 5 for high integration and large capacity (low current). This is a spin-polarized current writing type current-induced domain wall motion type magnetoresistive effect element.
  • the magnetoresistive effect element 9 a includes a first magnetization free layer 10, a second magnetization free layer 20, a first nonmagnetic layer 30, a first magnetization fixed layer 40, and a magnetic layer 41.
  • the magnetoresistive effect element 9a is the same as the magnetoresistive effect element 9 in FIG. However, it differs from the magnetoresistive effect element 9 of FIG. 2 in that the nonmagnetic layer 31 and the magnetic layer 41 are provided under the first magnetization fixed layer 40. However, the magnetic layer 41 and the nonmagnetic layer 31 do not have any influence on the element operation, and therefore may be omitted.
  • contacts 51 and 52 as terminals at both ends of the first magnetization free layer 10 and contacts 53 as terminals of the first magnetization fixed layer 40 are shown. These contacts 51, 52 and 53 are connected to the underlying elements and wirings, respectively. Other configurations and operations are the same as in the case of FIG.
  • the magnetoresistive effect element 8b and the magnetoresistive effect element 9a according to the embodiment of the present invention are formed on the same chip.
  • the magnetization free layer 60, the nonmagnetic layer 70, the magnetization fixed layer 80, and the magnetization free layer 60a of the magnetoresistive effect element 8b are respectively the second magnetization free layer 20, the first nonmagnetic layer 30, and the magnetoresistive effect element 9a.
  • the magnetization fixed layer 40 and the magnetic layer 41 are simultaneously formed of the same material in the same layer. That is, the MRAM 4 and the MRAM 5 can be formed by the same process, and the number of processes does not increase. As a result, the semiconductor device 1 can be manufactured at a low cost and in a short time.
  • FIGS. 9B, 9C, and 9D are schematic views schematically showing the configuration of a third modification of the magnetoresistance effect element according to this example.
  • FIG. 9A is a perspective view
  • FIGS. 9B, 9C, and 9D are an xy plan view, an xz sectional view, and a yz sectional view in the xyz coordinate system shown in FIG. 9A, respectively.
  • the magnetoresistive effect element 9a is used in a memory cell of the MRAM 5 for high integration and large capacity (low current). This is a spin-polarized current writing type current-induced domain wall motion type magnetoresistive effect element.
  • the magnetoresistive effect element 9b shown in FIGS. 9A to 9D is upside down with respect to the magnetoresistive effect element 9 shown in FIGS. 3A to 3D. That is, the third modification is different from the case of FIGS. 3A to 3D (FIG. 2) in that the stacking order of each layer is reversed from the case of FIGS. 3A to 3D (FIG. 2).
  • the second magnetization free layer 20 and the first nonmagnetic layer 30 are changed from a cylindrical shape to a rectangular parallelepiped shape, and the conductive layer 50 is omitted. However, even if such a change is made, the magnetic properties of FIGS.
  • the resistance effect element 9b can perform the same function and operation as the magnetoresistance effect element 9 of FIGS. 3A to 3D.
  • the second magnetization free layer 20, the first nonmagnetic layer 30, and the first magnetization fixed layer 40 may be provided adjacent to each other in this order.
  • the order of stacking (and the magnetization fixed layer 15 and the magnetization fixed layer 16: not shown) is arbitrary. Therefore, as shown in FIGS. 9A to 9D, the first magnetization free layer 10 may be formed on the lowermost surface. Also in this case, the center of gravity of the magnetization free region 12 and the second magnetization free layer 20 needs to be formed so as to be shifted in the xy plane (FIG. 9B), and the positional relationship and the size relationship are arbitrary.
  • the semiconductor device 1 can be configured with the same combination as in FIG. 2 by turning the magnetoresistive effect element 8 for the MRAM 4 in FIG. 2 upside down. That is, the upside down magnetoresistive effect element 8 and the magnetoresistive effect element 9b according to this modification are formed on the same chip.
  • the magnetization free layer 60, the nonmagnetic layer 70, and the magnetization fixed layer 80 of the magnetoresistive effect element 8 are the second magnetization free layer 20, the first nonmagnetic layer 30, and the first magnetization fixed layer of the magnetoresistive effect element 9, respectively. 40 and the same layer are simultaneously formed of the same material. That is, the MRAM 4 and the MRAM 5 can be formed by the same process, and the number of processes does not increase. As a result, the semiconductor device 1 can be manufactured at a low cost and in a short time.
  • the pinning layer 180 is provided to be bonded to at least a part of the first magnetization fixed layer 40. Thereby, the fixed magnetization of the first magnetization fixed layer 40 that is substantially fixed in a specific direction can be further stabilized.
  • an antiferromagnetic material such as Pt—Mn can be used as a material of the pinning layer 180.
  • a pinning layer is also formed on the same layer as the pinning layer 180 at the same time with the same material as the pinned layer 80 of the magnetoresistive effect element 8 for the MRAM 4 of FIG. I can do it.
  • the MRAM 4 and the MRAM 5 can be formed by the same process, and the number of processes does not increase. As a result, the semiconductor device 1 can be manufactured at a low cost and in a short time.
  • the semiconductor device 1 can be configured in the same combination as in FIG. 7 by providing a pinning layer by turning the magnetoresistive effect element 8a for the MRAM 4 in FIG. 7 upside down.
  • the semiconductor device 1 can be configured in the same combination as in FIG. Even in these cases, formation by the same process is possible.
  • FIG. 11A to 11B are schematic views schematically showing the configuration of a fifth modification of the magnetoresistive effect element according to this example.
  • FIG. 11A is a perspective view
  • FIG. 11B is an xy plan view.
  • the magnetoresistive effect element 9d is used in a memory cell of the MRAM 5 for high integration and large capacity (low current). This is a spin-polarized current writing type current-induced domain wall motion type magnetoresistive effect element.
  • region 12 form a trifurcation (three forks, substantially Y character).
  • the positional relationship and magnetic characteristics of each layer are as described above. That is, the first magnetization free layer 10 has magnetic anisotropy in the film thickness direction, while the second magnetization free layer 20 and the first magnetization fixed layer 40 have magnetic anisotropy in the in-plane direction.
  • the center of gravity G20 of the second magnetization free layer 20 is provided so as to be shifted from the center of gravity G12 of the magnetization free region 12 in the xy plane.
  • the magnetizations of the first magnetization fixed region 11a and the second magnetization fixed region 11b constituting the first magnetization free layer 10 are fixed in the antiparallel direction to each other in the film thickness direction. Also in this magnetoresistive effect element 9d, the magnetization fixed layer 15 and / or the magnetization fixed layer 16 may be magnetically coupled to the first magnetization free layer 10 as shown in FIG.
  • writing is performed by flowing a current between the first magnetization fixed region 11a and the magnetization free region 12 or between the second magnetization fixed region 11b and the magnetization free region 12.
  • the magnetic domain wall starts from the boundary between the first magnetization fixed region 11 a or the second magnetization fixed region 11 b and the magnetization free region 12, and is written by exiting from the other end of the magnetization free region 12. Is called.
  • FIGS. 12A to 12B are circuit diagrams showing a configuration example of a memory cell in which a fifth modification of the magnetoresistive effect element of this embodiment is integrated. These show two examples of circuit configurations adopted when the magnetoresistive effect element 9d has the configurations of FIGS. 11A and 11B.
  • FIG. 12A two MOS transistors M21 and M22 are provided for one memory cell 203. One of the source / drain of the MOS transistor M21a is connected to the ground line GND, and the other is connected to one end of the first magnetization fixed region 11a (the side opposite to the boundary with the magnetization free region 12).
  • one of the source / drain of the MOS transistor M22 is connected to the ground line GND, and the other is connected to one end of the second magnetization fixed region 11b (the side opposite to the boundary with the magnetization free region 12).
  • the gate of the MOS transistor M21 is connected to the word line WLa, and the gate of the MOS transistor M22 is connected to the word line WLb.
  • a bit line BLa is connected to the end of the magnetization free region 12 (on the opposite side to the boundary between the first magnetization fixed region 11a and the second magnetization fixed region 11b).
  • the bit line BLa is a write wiring for supplying a write current to the first magnetization free layer 10.
  • the bit line BLb is connected to the first magnetization fixed layer 40 that is one end of the MTJ.
  • the bit line BLb is a read wiring for supplying a read current to the MTJ.
  • data can be written according to which of the word line WLa and the word line WLb is pulled up to the “high” level and which is pulled down to the “Low” level.
  • the word line WLa is set to “Low” level
  • the word line WLb is set to “high” level
  • the bit line BLa is set to “high” level
  • the ground line GND is set to “Low” level
  • the MOS transistor M21 is On the other hand, the MOS transistor M22 is turned “ON”.
  • a write current flows from the bit line BLa to the ground line GND through the magnetization free region 12, the second magnetization fixed region 11b, and the MOS transistor M22.
  • the word line WLb When the word line WLb is set to “Low” level, the word line WLa is set to “high”, the bit line BLa is set to “high”, and the ground line GND is set to “Low” level, the MOS transistor M22 is set to “OFF”. On the other hand, the MOS transistor M21 is turned “ON”. As a result, a write current flows from the bit line BLa to the ground line GND through the magnetization free region 12, the first magnetization fixed region 11a, and the MOS transistor M21. In this way, data can be written separately.
  • data can be read out by the first method described below, for example.
  • the word line WLa and the word line WLb are set to “Low”, the bit line BLb is set to “high”, and the bit line BLa is set to “Ground”.
  • the MOS transistors M21 and M22 are “OFF”, and current flows from the bit line BLb through the MTJ to the bit line BLa.
  • the resistance of the MTJ can be read, and the data of the magnetoresistive effect element can be read.
  • the information of the cell at the intersection of the bit line BLa and the bit line BLb is read, that is, the cross-point reading is performed.
  • the second method as described below may be used for reading data from the memory cell 203 shown in FIG. 12A.
  • the word line WLa is set to the “high” level and the word line WLb is set to the “Low” level, whereby the MOS transistor M21 is turned “ON” and the MOS transistor M22 is turned “OFF”.
  • the ground line GND is set to the “Low” level
  • the bit line BLb is set to the “high” level.
  • the bit line BLa is set to an appropriate potential.
  • the read current passes through the MTJ from the bit line BLb and flows to the ground line GND via the MOS transistor M21a without flowing to the bit line BLa. This also allows the MTJ resistance value to be read.
  • the second method allows one memory cell to be selected by the MOS transistor M21, thus enabling high-speed read.
  • FIG. 12B other circuit configurations as shown in FIG. 12B may be applied.
  • the difference between FIG. 12A and FIG. 12B is that three MOS transistors are provided in the memory cell 204 of FIG. 12B.
  • one of the source / drain of the MOS transistor M23 is connected to the end of the magnetization free region 12 (on the side opposite to the first magnetization fixed region 11a and the second magnetization fixed region 11b), and the MOS transistor M23
  • the other source / drain is connected to the bit line BLc.
  • the gate of the MOS transistor M23 is connected to the word line WLc.
  • data can be written according to which of the first word line WLa and the word line WLb is set to “Low” level and which is set to “high” level. For example, when the word line WLa is set to the “Low” level, the word line WLb is set to the “high” level, and the word line WLc is set to the “high” level, the MOS transistor M21 is set to “OFF”, and the MOS transistor M22 is set to “ The MOS transistor M23 is turned “ON”.
  • the bit line BLc when the bit line BLc is set to the “high” level and the ground line GND is set to the “Low” level, the bit line BLc passes through the MOS transistor M23, the magnetization free region 12, the second magnetization fixed region 11b, and the MOS transistor M22. Thus, a write current flows to the ground line GND.
  • the word line WLb is set to “Low” level
  • the word line WLa is set to “high”
  • the word line WLc is set to “high”
  • the MOS transistor M22 is set to “OFF”
  • the MOS transistor M21 is set to “ON”.
  • the MOS transistor M23 is turned “ON”.
  • bit line BLc when the bit line BLc is set to the “high” level and the ground line GND is set to the “Low” level, the bit line BLc passes through the MOS transistor M23, the magnetization free region 12, the first magnetization fixed region 11a, and the MOS transistor M21. Thus, a write current flows to the ground line GND. In this way, data can be written separately.
  • data can be read from the memory cell 203 shown in FIG. 12B as follows, for example.
  • the word line WLa is set to the “Low” level
  • the word line WLb is set to the “Low” level
  • the word line WLc is set to the “high” level.
  • the MOS transistors M21 and M22 are “OFF” and the MOS transistor M23 is “ON”.
  • the read current passes from the bit line Blb to the MTJ and flows to the bit line BLc via the MOS transistor M23. As a result, data can be read out.
  • circuit configuration and circuit operation described here are merely examples, and the magnetoresistive effect element 9d having the structure shown in FIGS. 11A and 11B can be replaced by a memory cell even when other circuit configurations and circuit settings are used. 203 can be integrated.
  • the semiconductor device 1 can be configured in the same combination as in FIG. 7 by turning the magnetoresistive effect element 8a for the MRAM 4 in FIG. 7 upside down.
  • the semiconductor device 1 can be configured in the same combination as in FIG. Even in these cases, formation by the same process is possible.
  • FIG. 13 is a plan view schematically showing the structure of a sixth modification of the magnetoresistance effect element of this example.
  • the center G20 of the second magnetization free layer 20 is in the in-plane direction with respect to the center G12 of the magnetization free region 12 of the first magnetization free layer 10 with respect to the magnetoresistive effect element 9d of the fifth modification. It differs from the fifth modification in that it is shifted in a specific direction (direction parallel to the xy plane). In the drawings so far, this specific direction is drawn as being substantially parallel to the + y direction, but this specific direction can be arbitrarily determined. Therefore, as shown in FIG. 13, the specific direction may have an x component.
  • the first magnetization free layer 10 as described with reference to FIGS. 11A and 11B is formed in a shape that forms a three-forked path (three-forked, substantially Y-shaped)
  • the second magnetization free layer as shown in FIG.
  • the positional relationship between the center of gravity G20 of the layer 20 and the center of gravity G12 of the magnetization free region 12 may be used.
  • Other configurations and operations are the same as those of the fifth modified example, and thus description thereof is omitted.
  • Example of this invention and its various modifications are described above, this invention should not be limited to the above-mentioned Example and modification. Those skilled in the art will readily understand that a plurality of the above-described modified examples can be applied in combination as long as there is no contradiction.
  • the semiconductor device of the present invention can achieve both high-speed processing and large-capacity processing in the internal memory as a memory-embedded semiconductor device.

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Abstract

　半導体装置は、第１メモリセル９を有する第１磁気ランダムアクセスメモリと、第１メモリセル９と比較して高速で動作する第２メモリセル８を有し、第１磁気ランダムアクセスメモリと同一チップ内に設けられた第２磁気ランダムアクセスメモリとを具備する。第１メモリセル９は、電流誘起磁壁移動型のＭＲＡＭである。磁化自由層の磁壁の位置に基づいてデータを記憶する。書き込み電流が流れる層と、読出し電流が流れる層とは同一ではない。第２メモリセル８は、電流誘起磁界書き込み型のＭＲＡＭである。書き込み電流で誘起される磁界に基づいてデータを記憶する。

Description

半導体装置
　本発明は、半導体装置に関し、特に、磁気抵抗効果素子をメモリセルに用いる半導体装置に関する。
　磁気ランダムアクセスメモリ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ；ＭＲＡＭ）は高速動作、および無限回の書き換えが可能な不揮発性メモリとして期待され、開発が盛んに行われている。ＭＲＡＭではメモリセルに磁気抵抗効果素子が集積化され、磁気抵抗効果素子の強磁性層の磁化の向きとしてデータが記憶される。この強磁性層の磁化をスイッチングさせる方法に対応していくつかの種類のＭＲＡＭが提案されている。
　最も一般的なＭＲＡＭとしては、電流誘起磁界書き込み型のＭＲＡＭがある。このＭＲＡＭでは、磁気抵抗効果素子の周辺に書き込み電流を流すための配線を配置し、書き込み電流を流すことで発生する電流磁界によって磁気抵抗効果素子の強磁性層の磁化の方向をスイッチングさせる。このＭＲＡＭでは、原理的には１ナノ秒以下での書き込みが可能であり、高速ＭＲＡＭとして好適である。例えば、２５０ＭＨｚでの動作実証に成功した報告がある（Ｎ．Ｓａｋｉｍｕｒａ　ｅｔ　ａｌ．，“Ａ　２５０－ＭＨｚ　１－Ｍｂｉｔ　Ｅｍｂｅｄｄｅｄ　ＭＲＡＭ　Ｍａｃｒｏ　Ｕｓｉｎｇ　２Ｔ１ＭＴＪ　Ｃｅｌｌ　ｗｉｔｈ　Ｂｉｔｌｉｎｅ　Ｓｅｐａｒａｔｉｏｎ　ａｎｄ　Ｈａｌｆ－Ｐｉｔｃｈ　Ｓｈｉｆｔ　Ａｒｃｈｉｔｅｃｔｕｒｅ”，Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ，２００７．ＡＳＳＣＣ’０７．ＩＥＥＥ　Ａｓｉａｎ．ｐ．２１６．）。更に、５００ＭＨｚでの動作に適した回路構成も提案されている（Ｎ．Ｓａｋｉｍｕｒａ　ｅｔ　ａｌ．，“ＭＲＡＭ　Ｃｅｌｌ　Ｔｅｃｈｎｏｌｏｇｙ　ｆｏｒ　Ｏｖｅｒ　５００－ＭＨｚ　ＳｏＣ”，ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬＩＤ－ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ，Ｖｏｌ．４２，２００７，ｐ．８３０．）。
　しかし、熱安定性、外乱磁界耐性が確保された磁性体の磁化をスイッチングするための磁界は一般的には数１０［Ｏｅ］程度となる。このような磁界を発生させるためには数ｍＡ程度の大きな書き込み電流が必要となる。報告されている書き込み電流の中で最も低いものでも１ｍＡ程度である（Ｈ．Ｈｏｎｊｏ　ｅｔ　ａｌ．，“Ｐｅｒｆｏｒｍａｎｃｅ　ｏｆ　ｗｒｉｔｅ－ｌｉｎｅ－ｉｎｓｅｒｔｅｄ　ＭＴＪ　ｆｏｒ　ｌｏｗ－ｗｒｉｔｅ－ｃｕｒｒｅｎｔ　ＭＲＡＭ　ｃｅｌｌ”，５２ｎｄ　Ｍａｇｎｅｔｉｓｍ　ａｎｄ　Ｍａｇｎｅｔｉｃ　Ｍａｔｅｒｉａｌｓ　Ｃｏｎｆｅｒｅｎｃｅ　２００７（ＭＭＭ　２００７）．ｐ．４８１．）。書き込み電流が大きいと、チップ面積が大きくならざるを得ず、また書き込みに要する消費電力も増大する。これに加えて、メモリセルが微細化されると、書き込み電流はさらに増大し、スケーリングしない。
　他のＭＲＡＭとしては、スピン偏極電流書き込み型のＭＲＡＭがある。このＭＲＡＭでは、磁気抵抗効果素子の強磁性導体にスピン偏極電流（ｓｐｉｎ－ｐｏｌａｒｉｚｅｄ　ｃｕｒｒｅｎｔ）が注入され、その電流を担う伝導電子のスピンと導体の磁気モーメントとの間の直接相互作用によって磁化が反転する（以下、「スピン注入磁化反転：Ｓｐｉｎ　Ｔｒａｎｓｆｅｒ　Ｍａｇｎｅｔｉｚａｔｉｏｎ　Ｓｗｉｔｃｈｉｎｇ」と参照される）。スピン注入磁化反転の発生の有無は、（電流の絶対値ではなく）電流密度に依存する。したがって、スピン注入磁化反転をデータ書き込みに利用する場合、メモリセルのサイズが小さくなれば、書き込み電流も低減される。すなわち、スピン注入磁化反転方式はスケーリング性に優れている。書き込み電流が小さいと、チップ面積が小さくなり、高集積化や大規模化が可能となる。ただし、電流誘起磁界書き込み型のＭＲＡＭに比較して、書き込み時間が長い傾向（例示：１ｎｓｅｃ．以上）にある。
　システムＬＳＩ（Ｌａｒｇｅ－Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）のようなロジックとメモリを搭載した半導体装置（以下、「メモリ混載型半導体装置」とも参照される）では、高速動作が必要な領域と、大容量・高集積（つまり低書き込み電流）が必要な領域とがあり、それぞれの領域にはメモリが設けられている。例えば、高速動作が必要な領域のメモリとしてはレジスタやキャッシュが設けられ、大容量・高集積が必要な領域のメモリとしては主記憶装置や補助記憶装置が設けられている。各メモリに要求される性能や機能は互いに異なるため、一種類のメモリで対応することは出来ない。したがって、これまで、複数の種類のメモリ（ＦＦ（Ｆｌｉｐ－Ｆｌｏｐ）、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、フラッシュメモリなど）のうちから選択した少なくとも一つを高速動作が必要な領域に、他の少なくとも一つを大容量・高集積の領域にそれぞれ用いていた。しかし、その場合、各メモリで使用する材料やプロセスが互いに異なるため、プロセス数が増加してしまう。その結果、製造コストの増加や製造期間の長期化、製造歩留まりの低下等の問題を招くおそれがある。
　したがって、本発明の目的は、内部のメモリにおける高速処理と大容量処理とを両立させることが可能なメモリ混載型の半導体装置を提供することにある。
　本発明の半導体装置は、第１メモリセルを有する第１磁気ランダムアクセスメモリと、第１メモリセルと比較して高速で動作する第２メモリセルを有し、第１磁気ランダムアクセスメモリと同一チップ内に設けられた第２磁気ランダムアクセスメモリとを具備する。第１メモリセルは、第１磁化自由層と、第２磁化自由層と、第２磁化自由層に隣接して設けられる第１非磁性層と、第１非磁性層に隣接して第２磁化自由層とは反対側に設けられる第１磁化固定層とを備える。第１磁化自由層は、強磁性体から構成され、且つ、膜厚方向の磁気異方性を有する。第２磁化自由層及び第１磁化固定層は、強磁性体から構成され、且つ、面内方向の磁気異方性を有する。第１磁化自由層は、磁化が固定される第１磁化固定領域と、磁化が固定される第２磁化固定領域と、第１磁化固定領域と第２磁化固定領域とに接続され磁化が反転可能な磁化自由領域とを含む。磁化自由領域と第２磁化自由層とが、磁気的に結合している。磁化自由領域の重心と第２磁化自由層の重心とが、面内方向である特定方向にずれて位置する。第１磁化固定層の磁化が、特定方向に略平行な方向に固定されている。第２メモリセルは、第３磁化自由層と、第３磁化固定層と、第３磁化自由層と第３磁化固定層との間に設けられた第２非磁性層とを備える。第３磁化自由層及び第３磁化固定層は、強磁性体から構成されている。
図１は、本発明の実施例に係る半導体装置の構成を示す模式図である。 図２は、本実施例の各ＭＲＡＭにおける磁気抵抗効果素子の構成を示す斜視図である。 図３Ａは、本実施例の磁気抵抗効果素子の主要な部分の構造を表す斜視図である。 図３Ｂは、本実施例の磁気抵抗効果素子の主要な部分の構造を表す平面図である。 図３Ｃは、本実施例の磁気抵抗効果素子の主要な部分の構造を表す断面図である。 図３Ｄは、本実施例の磁気抵抗効果素子の主要な部分の構造を表す断面図である。 図４Ａは、本実施例の磁気抵抗効果素子における磁束の状態を説明するための断面図である。 図４Ｂは、本実施例の磁気抵抗効果素子が取りうる２つの状態を説明するための断面図である。 図４Ｃは、本実施例の磁気抵抗効果素子が取りうる２つの状態を説明するための断面図である。 図５Ａは、本実施例の磁気抵抗効果素子が集積化されたメモリセルの構成例を示す回路図である。 図５Ｂは、本実施例のメモリセルが集積化されたＭＲＡＭの構成例を示すブロック図である。 図６は、本実施例の磁気抵抗効果素子が集積化されたメモリセルの他の構成例を示す回路図である。 図７は、本実施例に係る各ＭＲＡＭにおける磁気抵抗効果素子の第１変形例の構成を示す斜視図である。 図８は、本実施例に係る各ＭＲＡＭにおける磁気抵抗効果素子の第２変形例の構成を示す斜視図である。 図９Ａは、本実施例の磁気抵抗効果素子の第３変形例の主要な部分の構造を表す斜視図である。 図９Ｂは、本実施例の磁気抵抗効果素子の第３変形例の主要な部分の構造を表す平面図である。 図９Ｃは、本実施例の磁気抵抗効果素子の第３変形例の主要な部分の構造を表す断面図である。 図９Ｄは、本実施例の磁気抵抗効果素子の第３変形例の主要な部分の構造を表す断面図である。 図１０Ａは、本実施例の磁気抵抗効果素子の第４変形例の主要な部分の構造を表す斜視図である。 図１０Ｂは、本実施例の磁気抵抗効果素子の第４変形例の主要な部分の構造を表す断面図である。 図１０Ｃは、本実施例の磁気抵抗効果素子の第４変形例の主要な部分の構造を表す断面図である。 図１１Ａは、本実施例の磁気抵抗効果素子の第５変形例の主要な部分の構造を表す斜視図である。 図１１Ｂは、本実施例の磁気抵抗効果素子の第５変形例の主要な部分の構造を表す平面図である。 図１２Ａは、本実施例の磁気抵抗効果素子の第５変形例が集積化されたメモリセルの構成例を示す回路図である。 図１２Ｂは、本実施例の磁気抵抗効果素子の第５変形例が集積化されたメモリセルの他の構成例を示す回路図である。 図１３は、本実施例の磁気抵抗効果素子の第６変形例の構造を模式的に示した平面図である。
　以下、本発明の半導体装置の実施例について説明する。図１は、本発明の実施例に係る半導体装置の構成を示す模式図である。本実施例の半導体装置１は、メモリ混載型の半導体装置である。その半導体装置１は、一つのチップ上に形成されたメモリ混載型のＬＳＩに例示され、ロジック部２とメモリ部３とを具備する。
　ロジック部２は、高速動作が必要な領域であり、論理演算を行う論理回路を有している。ロジック部２は、更に、高速動作が可能なＭＲＡＭ４－１～４－４を含んでいる。ＭＲＡＭ４－１～４－４は、電流誘起磁界書き込み型のＭＲＡＭに例示され、レジスタやＬ１キャッシュ（１次キャッシュ）やＬ２キャッシュ（２次キャッシュ）として用いられている。以下、特に区別する必要がない場合、単にＭＲＡＭ４と省略して表記する。
　電流誘起磁界書き込み型のＭＲＡＭは、既述のように原理的には１ｎｓｅｃ．以下での書き込みが可能であり、高速動作が可能なＭＲＡＭとして好適である。また、一般的には、書き込み電流が大きいため本ＭＲＡＭの面積は相対的に大きくなるが、レジスタやＬ１キャッシュやＬ２キャッシュのような相対的に容量が小さいメモリとして用いられるため、チップ全体の面積に対する影響は極めて小さい。
　メモリ部３は、大容量・高集積（つまり低書き込み電流）が必要な領域であり、データを記憶する記憶回路を有している。その記憶回路として、大容量・高集積のＭＲＡＭ５－１～５－３を含んでいる。ＭＲＡＭ５－１～５－３は、スピン偏極電流書き込み型のＭＲＡＭに例示され、主記憶装置や補助記憶装置として用いられている。以下、特に区別する必要がない場合、単にＭＲＡＭ５と省略して表記する。
　スピン偏極電流書き込み型のＭＲＡＭは、電流誘起磁壁移動型のＭＲＡＭに例示される。
　電流誘起磁壁移動型のＭＲＡＭでは、磁気抵抗効果素子は、一般的には、データを保持する第１の強磁性層（しばしば、磁気記録層と呼ばれる）と、磁化が固定された第２の強磁性層（しばしば、磁化固定層と呼ばれる）と、これらの強磁性層の間に設けられたトンネルバリア層を備える積層体で構成される。そして、磁気記録層が、反転可能な磁化を有する磁化反転部と、その両端に接続された、固定された磁化を有する２つの磁化固定部とを有している。データは、磁化反転部の磁化として記憶される。２つの磁化固定部の磁化は、互いに略反平行となるように固定されている。磁化がこのように配置されると、磁気記録層に磁壁（ｄｏｍａｉｎ　ｗａｌｌ）が導入される。磁壁を貫通する方向に電流を流すと磁壁はスピン偏極した伝導電子の方向に移動（Ｄｏｍａｉｎ　Ｗａｌｌ　Ｍｏｔｉｏｎ）することから、磁気記録層に電流を流すことによりデータ書き込みが可能となる。この場合、磁気抵抗効果素子は、磁気記録層の両端に接続される２つの端子と磁化固定層に接続される端子とを有する３端子の素子となる。このＭＲＡＭは、トンネルバリア層に書き込み電流が通らない分、耐久性、寿命、信頼性が向上する。
　また、例えば、電流誘起磁壁移動型のＭＲＡＭでは０．０５ｍＡでの磁壁移動が可能であることを示した報告がある（Ｓ．Ｆｕｋａｍｉ　ｅｔ　ａｌ．，“Ｍｉｃｒｏｍａｇｎｅｔｉｃ　ａｎａｌｙｓｉｓ　ｏｆ　ｃｕｒｒｅｎｔ　ｄｒｉｖｅｎ　ｄｏｍａｉｎ　ｗａｌｌ　ｍｏｔｉｏｎ　ｉｎ　ｎａｎｏ－ｓｔｒｉｐｓ　ｗｉｔｈ　ｐｅｒｐｅｎｄｉｃｕｌａｒ　ｍａｇｎｅｔｉｃ　ａｎｉｓｏｔｒｏｐｙ．”，５２ｎｄ　Ｍａｇｎｅｔｉｓｍ　ａｎｄ　Ｍａｇｎｅｔｉｃ　Ｍａｔｅｒｉａｌｓ　Ｃｏｎｆｅｒｅｎｃｅ　２００７（ＭＭＭ　２００７）．ｐ．３５２．）。また、磁壁移動速度は、電流密度に比例し、最大で約１００ｍ／ｓとした報告がある（Ｍ．Ｈａｙａｓｈｉ　ｅｔ　ａｌ．，“Ｃｕｒｒｅｎｔ　Ｄｒｉｖｅｎ　Ｄｏｍａｉｎ　Ｗａｌｌ　Ｖｅｌｏｃｉｔｉｅｓ　Ｅｘｃｅｅｄｉｎｇ　ｔｈｅ　Ｓｐｉｎ　Ａｎｇｕｌａｒ　Ｍｏｍｅｎｔｕｍ　Ｔｒａｎｓｆｅｒ　Ｒａｔｅ　ｉｎ　Ｐｅｒｍａｌｌｏｙ　Ｎａｎｏｗｉｒｅｓ”，Ｐｈｙｓｉｃａｌ　Ｒｅｖｉｅｗ　Ｌｅｔｔｅｒｓ，　ｖｏｌ．９８，ｐ．０３７２０４（２００７）．）。この場合、１００ｎｍの移動には１ｎｓかかることになる。
　電流誘起磁壁移動型のＭＲＡＭは、既述のようにスケーリング性に優れており、高集積化や大規模化が可能なＭＲＡＭとして好適である。また、動作速度は相対的に小さいが、主記憶装置や補助記憶装置のようなレジスタ等と比較して高速動作を要求されないメモリとして用いられるため、その影響は極めて小さい。
　上記半導体装置１において、ロジック部２及びメモリ部３の記憶素子を全て不揮発性メモリのＭＲＡＭとした場合、電源オフの状態においても、それらＭＲＡＭにおいてデータを保持し続けることが出来、好ましい。その場合、電源オフを基本の状態（インスタントオン）とすることができる。それにより、消費電力を低下させることが出来る。
　更に、上記半導体装置１において、ロジック部２及びメモリ部３の記憶素子を不揮発性メモリのＭＲＡＭとした場合、後述されるように記憶素子を同一プロセスで製造することが出来、好ましい。このように、異なる種類のＭＲＡＭを同一プロセスで製造することで、低コスト、且つ短時間で半導体装置１を製造することが可能となる。
　なお、本発明の半導体装置は、図１に例示される構成に限定されるものではない。すなわち、ロジック部２及びメモリ部３の形状や配置等、各部でのＭＲＡＭの数や形状や配置等は、本発明の技術的思想の範囲内で自由に変形することが可能である。
　次に、本発明の実施例に係る各ＭＲＡＭにおける磁気抵抗効果素子の構成について説明する。図２は、本発明の実施例に係る各ＭＲＡＭにおける磁気抵抗効果素子の構成を示す斜視図である。本発明の実施例に係る磁気抵抗効果素子８と磁気抵抗効果素子９とは同一のチップ上に形成されている。ただし、図中の各構成内の白抜き矢印、丸にバツ印、丸に黒点印は、磁化の向きを示している（以下同じ）。
　磁気抵抗効果素子８は、高速動作向けのＭＲＡＭ４（動作周波数は２００ＭＨｚ以上であることが望ましい）のメモリセルに用いられている。電流誘起磁界書き込み型の磁気抵抗効果素子である。この磁気抵抗効果素子８は、磁化自由層６０、磁化固定層８０、磁化自由層６０と磁化固定層８０との間に設けられた非磁性層７０を備えている。図示されていないが、上述の層に加えて、電極層、拡散防止層、下地層などが適宜設けられることが望ましい。
　磁化自由層６０及び磁化固定層８０は、強磁性体から構成されている。磁化自由層６０及び磁化固定層８０は、面内方向（ｘｙ面内方向）の磁気異方性（面内磁気異方性（ｉｎ－ｐｌａｎｅ　ｍａｇｎｅｔｉｃ　ａｎｉｓｏｔｒｏｐｙ））を有する面内磁化膜（ｉｎ－ｐｌａｎｅ　ｍａｇｎｅｔｉｚａｔｉｏｎ　ｆｉｌｍ）である。本実施例では、非磁性層７０は絶縁体により構成されており、磁化自由層６０、非磁性層７０、及び磁化固定層８０で磁気トンネル接合（ＭＴＪ）が形成されている。非磁性層７０は、絶縁体により構成されることが望ましいが、半導体や導体から構成されてもよい。磁化自由層６０、非磁性層７０及び磁化固定層８０の具体的な材料については後述される。
　磁化固定層８０は固定された磁化を有する。この固定磁化は、磁化固定層８０の長手方向（ｘ方向）と垂直方向とするか、または垂直方向成分を有するようにする。一方、磁化自由層６０は反転可能な磁化を有する。また磁化自由層６０の磁化容易軸は磁化固定層８０の長手方向（ｘ方向）と垂直方向とするか、または垂直方向成分を有するようにする。このような磁気異方性は形状磁気異方性によって付与することができる。
　磁化固定層８０の固定磁化、及び磁化自由層６０の磁化容易軸が上述の通りであるとき、磁化自由層６０の磁化は磁化固定層８０の磁化に対して、平行成分か反平行成分のうちのいずれかを持ち得る。本実施例の磁気抵抗効果素子８においては、磁化自由層６０の磁化の方向が記憶されるデータに対応する。
　次に、本実施例の磁気抵抗効果素子８のデータの書き込み方法について説明する。まず、磁化固定層８０に書き込み電流を流す。その書き込み電流により発生する電流誘起磁界により、磁化自由層６０の磁化を反転させる。そのとき、書き込み電流の向きで発生する電流誘起磁界の向きを制御して、磁化自由層６０の磁化を所望の向きに変化させることが出来る。それにより、磁化自由層６０に所望のデータを記録する。磁化固定層８０はその役割からベース電極と参照されることもある。そして、磁化固定層８０、すなわちベース電極に書き込み電流を流すこのような書き込み方式をベース書き込み型とも言うことができる。この方式では、磁気抵抗効果素子８に直接書き込み電流を流すので、電流誘起磁界の大きさが相対的に大きくなる。そのため、書き込み電流を小さくすることが出来る。また、磁化固定層８０は書き込み電流を導入することから、電気抵抗が比較的小さいことが望ましい。そのために、磁化固定層８０に導電層を隣接させて電気抵抗を下げてもよい。
　次に、本実施例の磁気抵抗効果素子８からのデータの読み出し方法について説明する。まず、非磁性層７０を介して磁化固定層８０と磁化自由層６０との間で読み出し電流を流す。そして、磁化固定層８０の磁化と磁化自由層６０の磁化との間の相対角に応じた抵抗の変化を検出することでデータを読み出す。たとえば、磁化固定層８０の磁化と磁化自由層６０の磁化とが平行の場合（例示：“０”を記憶）、低抵抗状態が実現され、磁化固定層８０の磁化と磁化自由層６０の磁化とが反平行の場合（例示：“１”を記憶）、高抵抗状態が実現される。磁気抵抗効果素子８の抵抗の変化が、電圧信号、又は電流信号として検知され、その電圧信号、又は電流信号を用いて磁気抵抗効果素子８に記憶されているデータが判別される。
　磁気抵抗効果素子９は、高集積・大容量（低電流）向けのＭＲＡＭ５（書き込み電流が０．５ｍＡ以下であることが望ましい）のメモリセルに用いられている。スピン偏極電流書き込み型の電流誘起磁壁移動型の磁気抵抗効果素子である。この磁気抵抗効果素子９は、第１磁化自由層１０、第２磁化自由層２０、第１非磁性層３０、第１磁化固定層４０を具備する。第２磁化自由層２０は第１非磁性層３０の一方の面に隣接して設けられ、第１磁化固定層４０は第１非磁性層３０の他方の面に隣接して設けられる。また、第１磁化自由層１０と第２磁化自由層２０とは、図示されるように導電層５０を介して電気的に接続されていても良いし、導電層５０を設けずに直接的に接続されていても良い。図示されていないが、上述の層に加えて、電極層、拡散防止層、下地層などが適宜設けられることが望ましい。
　第１磁化自由層１０は、磁化が固定される第１磁化固定領域１１ａと、磁化が固定される第２磁化固定領域１１ｂと、第１磁化固定領域１１ａと第２磁化固定領域１１ｂとに接続された、磁化が反転可能な磁化自由領域１２を含んでいる。第１磁化固定領域１１ａは、その上部に設けられた磁化固定層１５により磁化が固定されている。第２磁化固定領域１１ｂは、その上部に設けられた磁化固定層１６により磁化が固定されている。
　第１磁化自由層１０、第２磁化自由層２０、及び第１磁化固定層４０は強磁性体により構成される。第１磁化自由層１０は、膜厚方向（ｚ方向）の磁気異方性（垂直磁気異方性（ｐｅｒｐｅｎｄｉｃｕｌａｒ　ｍａｇｎｅｔｉｃ　ａｎｉｓｏｔｒｏｐｙ））を有する垂直磁化膜（ｐｅｒｐｅｎｄｉｃｕｌａｒ　ｍａｇｎｅｔｉｚａｔｉｏｎ　ｆｉｌｍ）である。第２磁化自由層２０と第１磁化固定層４０とは、面内方向（ｘｙ面内方向）の磁気異方性（面内磁気異方性）を有する面内磁化膜である。第２磁化自由層２０の磁化容易軸の方向は任意である。本実施例では、第１非磁性層３０は絶縁体により構成されており、第２磁化自由層２０、第１非磁性層３０、及び第１磁化固定層４０で磁気トンネル接合（ＭＴＪ）が形成されている。第１非磁性層３０は、絶縁体により構成されることが望ましいが、半導体や導体から構成されてもよい。
　本発明の実施例に係る磁気抵抗効果素子８と磁気抵抗効果素子９とは同一のチップ上に形成されている。そして、磁気抵抗効果素子８の磁化自由層６０、非磁性層７０及び磁化固定層８０は、それぞれ磁気抵抗効果素子９の第２磁化自由層２０、第１非磁性層３０及び第１磁化固定層４０と同一レイヤーに同一材料で同時に形成される。すなわち、ＭＲＡＭ４とＭＲＡＭ５とは、同一のプロセスでの形成が可能であり、プロセス数は増大しない。それにより、低コスト、且つ短時間で半導体装置１を製造することが可能となる。
　次に、本実施例の磁気抵抗効果素子９について、より詳細に説明する。
　図３Ａ～図３Ｄは、本発明の実施例に係る磁気抵抗効果素子９の構成を模式的に示す概略図である。詳細には、図３Ａは斜視図であり、図３Ｂ、図３Ｃ、及び図３Ｄは、それぞれ、図３Ａに示されるｘｙｚ座標系におけるｘｙ平面図、ｘｚ断面図、ｙｚ断面図である。なお、磁気抵抗効果素子９は複数の層からなる積層構造を有しており、その積層方向がｚ軸方向として規定される。積層構造の各層に平行な平面がｘｙ平面である。
　本実施例の磁気抵抗効果素子９においては、第１磁化自由層１０は、第１磁化固定領域１１ａ、第２磁化固定領域１１ｂ、及び磁化自由領域１２から構成される。磁化自由領域１２は、第１磁化固定領域１１ａと第２磁化固定領域１１ｂとの間に設けられている。また、第１磁化自由層１０は、磁化自由領域１２が第２磁化自由層２０の少なくとも一部と磁気的に結合されるように設計される。言い換えると、第１磁化自由層１０は、磁化自由領域１２の磁化状態が第２磁化自由層２０の磁化状態に影響を及ぼすように設計されている。磁化自由領域１２は、電気的にも第２磁化自由層２０に接続して設けられている。電気的接続は、導電層５０を介しても良いし（図２）、直接接続していても良い。
　第１磁化固定領域１１ａ、第２磁化固定領域１１ｂのそれぞれは、少なくとも一部分において固定された磁化を有する。本実施例では、それぞれ上部に設けられた磁化固定層１５、１６により固定されている。第１磁化固定領域１１ａ、第２磁化固定領域１１ｂの磁化は、膜厚方向（図のｚ方向）に固定されており、且つ、それらは互いに略反平行方向を向けられている。一方、磁化自由領域１２の磁化は反転可能であり、その磁化は第１磁化固定領域１１ａ、第２磁化固定領域１１ｂの磁化のいずれかと略平行方向となる。本実施例の磁気抵抗効果素子９においては、磁化自由領域１２の磁化の方向が記憶されるデータに対応する。
　また、第２磁化自由層２０は、面内方向（ｘｙ面内の方向）において反転可能な磁化を有しており、第１磁化固定層４０は、面内方向（ｘｙ面内の方向）において所定の方向に固定されている。
　前述のように、磁化自由領域１２と第２磁化自由層２０とは、磁気的に結合されている。好適には、磁化自由領域１２の重心Ｇ１２と第２磁化自由層２０の重心Ｇ２０はｘｙ面内においてずれるように設計される。これによって、後述のように第２磁化自由層２０の磁化方向は磁化自由領域１２の磁化方向に応じて一意的に決まる。従って、磁化自由領域１２の磁化方向として記憶されているデータは、磁化自由領域１２と第２磁化自由層２０の間の磁気結合を介して第２磁化自由層２０に伝達される。なお、図３Ａ～図３Ｄは、磁化自由領域１２の重心Ｇ１２に対して、第２磁化自由層２０の重心Ｇ２０が＋ｙ方向にずれた例を示しているが、一般的には、第２磁化自由層２０の重心Ｇ２０が磁化自由領域１２の重心Ｇ１２に対してｘｙ平面においてずれる方向は、第２磁化自由層２０の磁化が反転可能な方向と略平行であればよい。また、第１磁化固定層４０の磁化は、第２磁化自由層２０の重心Ｇ２０が磁化自由領域１２の重心Ｇ１２に対してｘｙ平面においてずれる方向と略平行な方向に固定されることが望ましい。
　なお、ここでいう重心とは、ｘｙ平面における幾何学的な意味での重心である。すなわち重心の位置ベクトルをＲｇ＝（Ｘｇ，Ｙｇ）とし、任意の点ｉの位置ベクトルをＲｉ＝（Ｘｉ，Ｙｉ）としたとき、重心の位置ベクトルＲｇはΣｉ（Ｒｉ－Ｒｇ）＝０を満たす。ここでΣｉはｉに関する総和を意味する。例えば、長方形、平行四辺形の場合には重心は対角線の交点であり、楕円形の場合には重心はその中心である。
　導電層５０は、第１磁化自由層１０と第２磁化自由層２０の間に設けられる。導電層５０は導体から構成される。なお、導電層５０は磁性体であってもよいし、非磁性体であってもよい。磁性体である場合、比較的ソフトな磁性体であることが好ましい。また導電層５０は複数の材料の積層膜により構成されてもよい。導電層５０は、第１磁化自由層１０と第２磁化自由層２０とを電気的に接続する役割も有している。
　導電層５０の形状は、図示されるように、第２磁化自由層２０の上側のみに設けられてもよいし、図示されていないが、第１磁化自由層１０の下面、及び第２磁化自由層２０の上側の全面を覆うように設けられてもよい。また、図には示されていないが、第１磁化自由層１０、第２磁化自由層２０の少なくとも一部分のみを覆うように設けられてもよい。
　導電層５０が設けられることで、製造プロセスを容易にすることができる。これは導電層５０の上下を分けて形成することができるためである。この際、導電層５０は導電層５０の下側の層のキャップ層（保護層）の役割を果たし、また導電層５０の上側の層の下地層の役割を果たすことができる。これによって、導電層５０の下側の層の酸化や化学的な変質を防止することができ、また導電層５０の上側の層の結晶配向をコントロールしたり化学的な変質を防止したりすることができる。また導電層５０が設けられることで、第１磁化自由層１０と第２磁化自由層２０の電気的なコンタクトを良好にすることができる。
　また導電層５０に磁性材料を用いた場合、第１磁化自由層１０の磁化自由領域１２の磁化のデータを第２磁化自由層２０へと効率的に伝達することができる。このためには導電層５０に透磁率の高い材料を用いることが望ましい。これによって第２磁化自由層２０の磁化をより容易に反転させることができる。導電層５０を用いて効率的に磁化自由領域１２の磁化の情報を第２磁化自由層２０へと伝達するためには、導電層５０の材料はＦｅ，Ｃｏ，Ｎｉのうちの少なくとも一つの元素を含むことが望ましい。
　このような導電層５０に対応して、磁気抵抗効果素子８において磁化自由層６０上に金属層を設けても良い。金属層は、上部の配線と接続するためのコンタクトと磁化自由層６０とを接続するときの、キャップ層（保護層）として機能する。この場合、導電層５０と金属層とは同一のプロセスで製造することができ、プロセスの増加を招くことは無い。
　以下では各層の材料について例示する。なお、ここで示される材料は全て例であり、実際には前述のような磁化状態が実現できればいかなる材料を用いても構わない。
　まず、第１磁化自由層１０は、Ｆｅ、Ｃｏ、Ｎｉのうちから選択される少なくとも一つの材料を含むことが望ましい。さらにＰｔやＰｄを含むことで垂直磁気異方性を安定化することができる。これに加えて、Ｂ、Ｃ、Ｎ、Ｏ、Ａｌ、Ｓｉ、Ｐ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｃｕ、Ｚｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ａｕ、Ｓｍなどを添加することによって所望の磁気特性が発現されるように調整することができる。具体的にはＣｏ、Ｃｏ－Ｐｔ、Ｃｏ－Ｐｄ、Ｃｏ－Ｃｒ、Ｃｏ－Ｐｔ－Ｃｒ、Ｃｏ－Ｃｒ－Ｔａ、Ｃｏ－Ｃｒ－Ｂ、Ｃｏ－Ｃｒ－Ｐｔ－Ｂ、Ｃｏ－Ｃｒ－Ｔａ－Ｂ、Ｃｏ－Ｖ、Ｃｏ－Ｍｏ、Ｃｏ－Ｗ、Ｃｏ－Ｔｉ、Ｃｏ－Ｒｕ、Ｃｏ－Ｒｈ、Ｆｅ－Ｐｔ、Ｆｅ－Ｐｄ、Ｆｅ－Ｃｏ－Ｐｔ、Ｆｅ－Ｃｏ－Ｐｄ、Ｓｍ－Ｃｏ、Ｇｄ－Ｆｅ－Ｃｏ、Ｔｂ－Ｆｅ－Ｃｏ、Ｇｄ－Ｔｂ－Ｆｅ－Ｃｏなどが例示される。この他、Ｆｅ、Ｃｏ、Ｎｉのうちから選択されるいずれか一つの材料を含む層を、異なる層と積層させることにより垂直方向の磁気異方性を発現させることもできる。具体的にはＣｏ／Ｐｄ、Ｃｏ／Ｐｔ、Ｃｏ／Ｎｉ、Ｆｅ／Ａｕの積層膜などが例示される。
　また、第２磁化自由層２０、第１磁化固定層４０はＦｅ、Ｃｏ、Ｎｉのうちから選択される少なくとも一つの材料を含むことが望ましい。これに加えて、Ｂ、Ｃ、Ｎ、Ｏ、Ａｌ、Ｓｉ、Ｐ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｃｕ、Ｚｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ａｕなどを添加することによって所望の磁気特性が発現されるように調整することができる。具体的には、Ｎｉ－Ｆｅ、Ｃｏ－Ｆｅ、Ｆｅ－Ｃｏ－Ｎｉ、Ｎｉ－Ｆｅ－Ｚｒ、Ｃｏ－Ｆｅ－Ｂ、Ｃｏ－Ｆｅ－Ｚｒ－Ｂなどが例示される。
　また第１非磁性層３０は絶縁体から構成されることが望ましい。第１非磁性層３０として好適な材料としては、具体的にはＭｇ－Ｏ、Ａｌ－Ｏ、Ａｌ－Ｎ、Ｎｉ－Ｏ、Ｈｆ－Ｏなどが挙げられる。ただし、この他に、第１非磁性層３０として半導体や金属材料を用いても本発明は実施できる。具体的には、第１非磁性層３０として使用可能な材料としては、Ｃｒ、Ａｌ、Ｃｕ、Ｚｎなどが挙げられる。
　なお、第２磁化自由層２０、第１非磁性層３０、第１磁化固定層４０には、読み出し信号のＳＮ比に相当する磁気抵抗効果比が大きくなるような材料が選択されることが好ましい。例えばＣｏ－Ｆｅ－Ｂ／Ｍｇ－Ｏ／Ｃｏ－Ｆｅ－Ｂ系のＭＴＪにおいては近年５００％級の非常に大きな磁気抵抗効果比が報告されている。この観点では、第２磁化自由層２０、第１磁化固定層４０をＣｏ－Ｆｅ－Ｂ系の材料とし、第１非磁性層３０をＭｇ－Ｏ系とすることが望ましい。
　なお、磁気抵抗効果素子８の磁化自由層６０、非磁性層７０及び磁化固定層８０は、それぞれ第２磁化自由層２０、第１非磁性層３０及び磁化固定層４０と同じ材料を用いることができる。磁気抵抗効果素子８と磁気抵抗効果素子９とを同一のプロセスで製造する場合、磁化自由層６０、非磁性層７０及び磁化固定層８０は、それぞれ第２磁化自由層２０、第１非磁性層３０及び磁化固定層４０と同一の材料となる。
　以下では、磁化自由領域１２と第２磁化自由層２０の磁気結合、及び当該磁気抵抗効果素子９において磁化がとり得る２つの状態について、図４Ａ～図４Ｃを用いてより詳細に説明する。図４Ａは、磁化自由領域１２の磁化方向で第２磁化自由層２０の磁化方向が一意的に決まることを説明するための模式図である。単純化のため、図４Ａにおいて磁化自由領域１２の磁化は膜厚方向で実質的に一方向を向いているものと仮定され、図４Ｂ、図４Ｃにおいて導電層５０は省略されている。図４Ａには、磁化自由領域１２からの漏れ磁束の様子が模式的に示されている。図４Ａに示されているように、漏れ磁束は滑らかに繋がる必要があるため、磁化自由領域１２の端部に行くに従って磁束は面内方向（ｘｙ面内方向）に平行な成分を有するようになる。第２磁化自由層２０の磁化方向は、この磁束の面内方向に平行な成分によって決定される。
　図４Ｂ、図４Ｃは、当該磁気抵抗効果素子における“０”、“１”のそれぞれの状態における各層の磁化状態を模式的に示している。なお、図４Ｂ、図４Ｃでは第１磁化固定層４０の磁化方向が＋ｙ方向に固定されているものとして図示されているが、第１磁化固定層４０の磁化方向は、－ｙ方向であっても構わない。今、図４Ｂのように磁化自由領域１２の磁化が－ｚ方向を向いている場合、図４Ａとは逆方向の漏れ磁束によって、第２磁化自由層２０の磁化は＋ｙ方向の成分を持つようになる。これによって第２磁化自由層２０と第１磁化固定層４０の磁化は平行な成分を持つようになる。一方、図４Ｃのように磁化自由領域１２の磁化が＋ｚ方向を向いている場合、図４Ａに示されるような漏れ磁束によって、第２磁化自由層２０の磁化は－ｙ方向の成分を持つようになる。これによって、第２磁化自由層２０と第１磁化固定層４０の磁化は反平行な成分を持つようになる。上述のように第２磁化自由層２０の重心Ｇ２０が磁化自由領域１２の重心Ｇ１２に対して特定方向にずれて設けられることで、第２磁化自由層２０の磁化は当該特定方向に沿って、磁化自由領域１２の磁化方向に応じて正負いずれかの方向成分を持つようになる。これは磁化自由領域１２の重心Ｇ１２から放射状に漏れ磁束の面内方向成分が分布するためである。これによって第２磁化自由層２０と第１磁化固定層４０の磁化は平行、反平行のいずれかの成分を持った状態を取り得る。
　磁化自由領域１２において垂直方向の磁化成分として記憶されたデータが、磁気結合によって第２磁化自由層２０の膜面方向の磁化成分へと伝達されることは、本実施例の磁気抵抗効果素子９の重要な特徴の一つである。従って、ここで示された漏れ磁束を用いる方法に限らず、例えば交換結合を利用するなど、あらゆる磁気結合様式によって第２磁化自由層２０と磁化自由領域１２の磁化を関連付けてもよい。
　なお、第２磁化自由層２０の磁化が磁化自由領域１２の磁化に応じてその方向を変えることができれば、第２磁化自由層２０の磁化容易軸の方向は任意である。従って、第２磁化自由層２０の磁化容易軸の方向はｙ方向を向いていてもよいし、ｘ方向を向いていてもよい。磁化容易軸の方向がｙ方向を向いている場合、磁化容易軸間での磁化反転となる。一方、ｘ方向を向いていれば、磁化容易軸を中心とした困難軸方向への磁化回転となる。
　また第２磁化自由層２０の磁気異方性は極度に大きくないことが望ましい。これは、極度に大きい場合には磁化自由領域１２からの漏れ磁束による磁化反転が困難になるためである。なお、第２磁化自由層２０の磁気異方性は、結晶磁気異方性によって設けてもよく、形状磁気異方性によって設けてもよい。また第２磁化自由層２０は複数の強磁性層からなる積層膜であってもよい。また、強磁性層の間に磁化状態を乱さない範囲で非磁性体からなる層が挿入されても構わない。
　次に本実施形態の磁気抵抗効果素子９の動作方法、具体的には、書き込み方法及び読み出し方法について説明する。
　まず、書き込み方法について説明する。本実施例の磁気抵抗効果素子９へのデータの書き込みは、第１磁化自由層１０内に形成される磁壁を移動させることによって行われる。前述のように、第１磁化自由層１０は磁化が膜厚方向で互いに略反平行に固定された第１磁化固定領域１１ａと第２磁化固定領域１１ｂと、それらに電気的に接続された磁化自由領域１２を具備し、磁化自由領域１２の磁化は第１磁化固定領域１１ａか第２磁化固定領域１１ｂのいずれかと略平行方向となる。このような磁化状態の制約によって、第１磁化自由層１０内には磁壁が導入される。例えば、磁化自由領域１２の磁化が第１磁化固定領域１１ａの磁化と略平行であり、第２磁化固定領域１１ｂの磁化とは略反平行にあるとき、磁化自由領域１２と第２磁化固定領域１１ｂの境界付近に磁壁が形成される。また、磁化自由領域１２の磁化が第２磁化固定領域１１ｂの磁化と略平行であり、第１磁化固定領域１１ａの磁化とは略反平行にあるとき、磁化自由領域１２と第１磁化固定領域１１ａの境界付近に磁壁が形成される。
　形成された磁壁は、第１磁化自由層１０内に直接電流を流すことによってその位置を移動させることができる。例えば、磁化自由領域１２と第１磁化固定領域１１ａの境界付近に磁壁が形成されている場合、磁化自由領域１２から第１磁化固定領域１１ａへ向かう方向に電流を流すことによって、第１磁化固定領域１１ａから磁化自由領域１２へと伝導電子が流れ、伝導電子の流れと同方向に磁壁が移動する。磁壁の移動により、磁化自由領域１２の磁化は第１磁化固定領域１１ａと平行方向になる。また、磁化自由領域１２と第２磁化固定領域１１ｂの境界付近に磁壁が形成されている場合、磁化自由領域１２から第２磁化固定領域１１ｂへ向かう方向に電流を流すことによって、第２磁化固定領域１１ｂから磁化自由領域１２へと伝導電子が流れ、伝導電子の流れと同方向に磁壁が移動する。磁壁の移動により、磁化自由領域１２の磁化は第２磁化固定領域１１ｂと平行方向になる。このようにして“０”状態と“１”状態との間での情報の書き換えが可能である。　
　このようにして、“０”状態からの“１”書き込み、及び、“１”状態からの“０”書き込みが実現される。また、図示されていないが、“０”状態からの“０”書き込み、及び、“１”状態からの“１”書き込み、すなわちオーバーライトも可能である。
　実際には、上述のような書き込み電流を導入するために、第１磁化固定領域１１ａと第２磁化固定領域１１ｂに、外部の配線に接続される端子が設けられることが望ましい。このとき書き込み電流は、第１磁化固定領域１１ａに接続される第１端子と第２磁化固定領域１１ｂに接続される第２端子の間で流される。但し、本実施例の磁気抵抗効果素子９にデータを書き込むための書き込み電流の経路はこの限りではなく、他の方法も後に説明される。
　次に、本実施例の磁気抵抗効果素子９からのデータの読み出し方法について説明する。本実施例の磁気抵抗効果素子９からのデータの読み出しには、磁気抵抗効果が利用される。具体的には、第１非磁性層３０を介して第１磁化固定層４０と第２磁化自由層２０の間で電流を流し、第１磁化固定層４０と第２磁化自由層２０の磁化の相対角に応じた抵抗の変化を検出することでデータを読み出す。例えば、図４Ｂに示されるような第１磁化固定層４０と第２磁化自由層２０の磁化が平行の場合（例示：“０”を記憶）、低抵抗状態が実現され、図４Ｃに示されるような第１磁化固定層４０と第２磁化自由層２０の磁化が反平行の場合（例示：“１”を記憶）、高抵抗状態が実現される。磁気抵抗効果素子の抵抗の変化が、電圧信号、又は電流信号として検知され、その電圧信号、又は電流信号を用いて磁気抵抗効果素子に記憶されているデータが判別される。
　次に、本実施例のＭＲＡＭ５におけるメモリセル２０１の回路構成について、図５Ａ及び図５Ｂを用いて説明する。図５Ａ及び図５Ｂにおいて、メモリセル２０１の記憶素子として、磁気抵抗効果素子９が用いられている。この回路構成は、本実施例のＭＲＡＭ４のメモリセル２０１（記憶素子として磁気抵抗効果素子８を使用）についても同様に適用される。
　図５Ａは、本実施例の磁気抵抗効果素子が集積化されたメモリセルの構成例を示す回路図である。図５Ａには、単一のメモリセル２０１の回路構成が図示されているが、実際には複数のメモリセル２０１がアレイ状に配置されてＭＲＡＭ５（又は４）に集積化されていることは、当業者には理解されよう。
　磁気抵抗効果素子９の場合、図５Ａにおいて、第１磁化固定層４０に接続される端子は、読み出しのためのグラウンド線ＧＮＤにノードＮ３を介して接続される。第１磁化自由層１０に接続される２つの端子は、一方がＭＯＳトランジスタＭ１の一方のソース／ドレインにノードＮ１を介して接続され、他方がＭＯＳトランジスタＭ２の一方のソース／ドレインにノードＮ２を介して接続される。また、ＭＯＳトランジスタＭ１、Ｍ２の他方のソース／ドレインは、それぞれ書き込みのためのビット線ＢＬ１、ＢＬ２に接続される。更に、ＭＯＳトランジスタＭ１、Ｍ２のゲート電極はワード線ＷＬに接続される。すなわち、図中の２１０は第１磁化自由層１０に対応する。
　なお、磁気抵抗効果素子８の場合、図５Ａにおいて、磁化固定層８０の両端に接続される２つの端子は、一方がＭＯＳトランジスタＭ１の一方のソース／ドレインにノードＮ１を介して接続され、他方がＭＯＳトランジスタＭ２の一方のソース／ドレインにノードＮ２を介して接続される。磁化自由層６０に接続される端子は、読み出しのためのグラウンド線ＧＮＤにノードＮ３を介して接続される。すなわち、図中の２１０は磁化固定層８０に対応する。
　図５Ｂは、本実施例のメモリセルが集積化されたＭＲＡＭの構成例を示すブロック図である。図５Ｂにおいて、ＭＲＡＭ２６０は、複数のメモリセル２０１がマトリックス状に配置されたメモリセルアレイ２６１を有している。このメモリセルアレイ２６１は、図５Ａで説明されたデータの記録に用いられるメモリセル２０１と共に、データ読み出しの際に参照されるリファレンスセル２０１ｒを含んでいる。リファレンスセル２０１ｒの構造は、メモリセル２０１と同じである。
　ワード線ＷＬは、Ｘセレクタ２６２に接続されている。Ｘセレクタ２６２は、データの書き込み動作時、及び読出し動作時において、対象メモリセル２０１ｓにつながるワード線ＷＬを選択ワード線ＷＬｓとして選択する。ビット線ＢＬ１はＹ側電流終端回路２６４に接続されており、ビット線ＢＬ２はＹセレクタ２６３に接続されている。Ｙセレクタ２６３は、データの書き込み動作時、及び読出し動作時において、対象メモリセル２０１ｓにつながるビット線ＢＬ２を選択ビット線ＢＬ２ｓとして選択する。Ｙ側電流終端回路２６４は、対象メモリセル２０１ｓにつながるビット線ＢＬ１を選択ビット線ＢＬ１ｓとして選択する。
　Ｙ側電流源回路２６５は、データ書き込み動作時、選択ビット線ＢＬ２ｓに対し、所定の書き込み電流（Ｉｗｒｉｔｅ）の供給又は引き込みを行う。Ｙ側電源回路２６６は、データ書き込み動作時、Ｙ側電流終端回路２６４に所定の電圧を供給する。その結果、書き込み電流（Ｉｗｒｉｔｅ）は、Ｙセレクタ２６３へ流れ込む、あるいは、Ｙセレクタ２６３から流れ出す。これらＸセレクタ２６２、Ｙセレクタ２６３、Ｙ側電流終端回路２６４、Ｙ側電流源回路２６５、及びＹ側電源回路２６６は、メモリセル２０１に書き込み電流（Ｉｗｒｉｔｅ）を供給するための「書き込み電流供給回路」を構成している。
　読み出し電流付加回路２６７は、データ読み出し動作時、選択第２ビット線ＢＬ２ｓに所定の読み出し電流（Ｉｒｅａｄ）を流す。Ｙ側電流終端回路２６４は、ビット線ＢＬ１を“Ｏｐｅｎ”に設定する。また、読み出し電流負荷回路２６７は、リファレンスセル２０１ｒにつながるリファレンスビット線ＢＬ２ｒに所定の読み出し電流（Ｉｒｅａｄ）を流す。センスアンプ２６８は、リファレンスビット線ＢＬ２ｒの電位と選択ビット線ＢＬ２ｓの電位の差に基づいて、対象メモリセル２０１ｓからデータを読み出し、そのデータを出力する。これらＸセレクタ２６２、Ｙセレクタ２６３、Ｙ側電流終端回路２６４、読み出し電流付加回路２６７、及びセンスアンプ２６８は、メモリセル２０１に読み出し電流（Ｉｒｅａｄ）を供給するための「読み出し電流供給回路」を構成している。
　次に、図５Ａ及び図５Ｂに示されるＭＲＡＭにおける書き込み方法、読み出し方法について説明する。まず、書き込みを行う場合、ワード線ＷＬが“ｈｉｇｈ”レベルにプルアップされ、ＭＯＳトランジスタＭ１、Ｍ２が“ＯＮ”にされる。また、ビット線ＢＬ１、ＢＬ２のいずれか一方が“ｈｉｇｈ”レベルにプルアップされ、他方が“Ｌｏｗ”レベルにプルダウンされる。ビット線ＢＬ１、ＢＬ２のどちらを“ｈｉｇｈ”レベルにプルアップし、どちらを“Ｌｏｗ”レベルにプルダウンするかは、当該磁気抵抗効果素子９（又は磁気抵抗効果素子８）に書き込まれるべきデータにより決定される。即ち、第１磁化自由層１０（又は磁化固定層８０）を流れる電流の方向に応じて決定される。以上により、データ“０”と“１”を書き分けることができる。
　一方、読み出しを行う場合、ワード線ＷＬが“ｈｉｇｈ”レベルにプルアップされ、ＭＯＳトランジスタＭ１、Ｍ２が“ＯＮ”にされる。また、ビット線ＢＬ１、ＢＬ２のいずれか一方が“ｈｉｇｈ”レベルにプルアップされ、他方が“ｏｐｅｎ”（フローティング）に設定される。このときビット線ＢＬ１、ＢＬ２の一方から、磁気抵抗効果素子９（又は磁気抵抗効果素子８）を貫通する読み出し電流が第１磁化自由層１０、第２磁化自由層２０、第１非磁性層３０、第１磁化固定層４０（又は磁化固定層８０、非磁性層７０、磁化自由層６０）を経由してグラウンド線ＧＮＤへと流れる。読み出し電流が流されるビット線の電位、又は、読み出し電流の大きさは、磁気抵抗効果による磁気抵抗効果素子９（又は磁気抵抗効果素子８）の抵抗の変化に依存する。この抵抗の変化を電圧信号、又は電流信号として検知することにより高速での読み出しが可能となる。
　ただし、図５Ａ及び図５Ｂに示された回路構成、及び、ここで述べられた回路動作は、本発明を実施する方法の一例に過ぎず、他の回路構成による実施も可能である。
　電流誘起磁界書き込み型の磁気抵抗効果素子８に対して、図５Ａの回路構成を適用した場合、２００ＭＨｚ以上での動作が可能となることが報告されている（Ｎ．Ｓａｋｉｍｕｒａ　ｅｔ　ａｌ．，ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬＩＤ－ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ，Ｖｏｌ．４２，２００７，ｐ．８３０．）。ただし、より高速な動作を行うために、図６に示されるような他の回路構成を用いることも可能である。
　図６は、本実施例の磁気抵抗効果素子が集積化されたメモリセルの他の構成例を示す回路図である。図６には、単一のメモリセル２０２の回路構成が図示されているが、実際には複数のメモリセル２０２がアレイ状に配置されてＭＲＡＭに集積化されていることは、当業者には理解されよう。電流誘起磁界書き込み型の磁気抵抗効果素子８に対して、図６の回路構成を適用した場合、５００ＭＨｚ以上での動作が可能となることが報告されている（Ｎ．Ｓａｋｉｍｕｒａ　ｅｔ　ａｌ．，ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬＩＤ－ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ，Ｖｏｌ．４２，２００７，ｐ．８３０．）。
　なお、図６は、一つのメモリセル２０２に２つのＭＴＪ１とＭＴＪ２が用いられている。ＭＴＪ１とＭＴＪ２には相補なデータ（“０”と“１”又は“１”と“０”）が記憶される。加えて、メモリセル２０２内で、ＭＯＳトランジスタＭ１３、Ｍ１４により読み出し信号が増幅される。
　ＭＴＪ１及びＭＴＪ２として第１及び第２の磁気抵抗効果素子８を用いる場合、第２の磁気抵抗効果素子８（ＭＴＪ２）では、磁化固定層８０の両端に接続される２つの端子は、一方がＭＯＳトランジスタＭ１１の一方のソース／ドレインにノードＮ１１を介して接続され、他方が第１磁気抵抗効果素子８（ＭＴＪ１）の磁化固定層８０の一端にノードＮ１２を介して接続される。磁化自由層６０に接続される端子は、読み出し電流を供給する配線ＳＰＬにノードＮ１４を介して接続される。第１の磁気抵抗効果素子８（ＭＴＪ１）では、磁化固定層８０の両端に接続される２つの端子は、一方が第２磁気抵抗効果素子８（ＭＴＪ２）の磁化固定層８０の他端にノードＮ１２を介して接続され、他方がＭＯＳトランジスタＭ１２の一方のソース／ドレインにノードＮ１３を介して接続される。磁化自由層６０に接続される端子は、読み出しのためのグラウンド線ＧＮＤにノードＮ１５を介して接続される。すなわち、図中の２１１、２１２は、それぞれ第２及び第１の磁気抵抗効果素子８の磁化固定層８０に対応する。
　ＭＴＪ１及びＭＴＪ２として第１及び第２の磁気抵抗効果素子９を用いる場合、第２の磁気抵抗効果素子９（ＭＴＪ２）では、第１磁化固定層４０に接続される端子は、読み出し電流を供給する配線ＳＰＬに接続される。第１磁化自由層１０に接続される２つの端子は、一方がＭＯＳトランジスタＭ１１の一方のソース／ドレインにノードＮ１１を介して接続され、他方が第１磁気抵抗効果素子９（ＭＴＪ１）の第１磁化自由層１０の一端にノードＮ１２を介して接続される。第１の磁気抵抗効果素子９（ＭＴＪ１）では、第１磁化固定層４０に接続される端子は、読み出しのためのグラウンド線ＧＮＤに接続される。第１磁化自由層１０に接続される２つの端子は、一方が第２磁気抵抗効果素子９（ＭＴＪ２）の第１磁化自由層１０の他端にノードＮ１２を介して接続され、他方がＭＯＳトランジスタＭ１２の一方のソース／ドレインにノードＮ１３を介して接続される。すなわち、図中の２１１、２１２は、それぞれ第２及び第１の磁気抵抗効果素子９の第１磁化自由層１０に対応する。
　次に、図６に示されるＭＲＡＭにおける書き込み方法、読み出し方法について説明する。まず、書き込みを行う場合、ワード線ＷＷＬが“ｈｉｇｈ”レベルにプルアップされ、ＭＯＳトランジスタＭ１１、Ｍ１２が“ＯＮ”にされる。また、ビット線ＷＢＬａ、ＷＢＬｂのいずれか一方が“ｈｉｇｈ”レベルにプルアップされ、他方が“Ｌｏｗ”レベルにプルダウンされる。ビット線ＷＢＬａ、ＷＢＬｂのどちらを“ｈｉｇｈ”レベルにプルアップし、どちらを“Ｌｏｗ”レベルにプルダウンするかは、ＭＴＪ１及びＭＴＪ２に書き込まれるべきデータにより決定される。即ち、二つの第１磁化自由層１０（又は二つの磁化固定層８０）を流れる電流の方向に応じて決定される。これにより、ＭＴＪ２とＭＴＪ１には相補なデータ（“０”と“１”又は“１”と“０”）が記憶される。
　一方、読み出しを行う場合、ワード線ＲＷＬが“ｈｉｇｈ”レベルにプルアップされ、ＭＯＳトランジスタＭ１５が“ＯＮ”にされる。また、読出し電圧供給線ＳＰＬが“ｈｉｇｈ”レベルにプルアップされる。このとき読出し電圧供給線ＳＰＬから、ノードＮ１４、ＭＴＪ２、ノードＮ１２、ＭＴＪ１、ノードＮ１５の経路を通る読み出し電流がＭＴＪ１及びＭＴＪ２の第１磁化自由層１０、第２磁化自由層２０、第１非磁性層３０及び第１磁化固定層４０（又はＭＴＪ１及びＭＴＪ２の磁化固定層８０、非磁性層７０及び磁化自由層６０）を経由してグラウンド線ＧＮＤへと流れる。このとき、ＭＴＪ２とＭＴＪ１との間のノードＮ１２の電位は、ＭＴＪ２とＭＴＪ１に記憶された相補的なデータに依存する。したがって、ノードＮ１２の電位をＭＯＳトランジスタＭ１３、Ｍ１４で増幅して、ビット線ＲＢＬで検知することにより高速での読み出しが可能となる。
　ただし、図６に示された回路構成、及び、ここで述べられた回路動作は、本発明を実施する方法の一例に過ぎず、他の回路構成による実施も可能である。
　本実施例の磁気抵抗効果素子９の第１の技術的利点は、書き込み電流の低減である。これは、データ書き込みの際に磁壁移動が起こる層である第１磁化自由層１０が垂直方向に磁気異方性を有することに起因する。発明者は、スピントランスファートルクを考慮に入れたＬＬＧ方程式を用いたマイクロマグネティクス計算を行うことにより、垂直磁気異方性を有する材料で形成される磁壁は面内磁気異方性を有する材料で形成される磁壁に比べると、電流で駆動する場合に必要となる電流密度は十分小さく、一方磁界で駆動する場合に必要となる磁界は十分大きくなることを見出した。
　スピントランスファートルクを考慮に入れたＬＬＧ方程式は、“Ｍｉｃｒｏｍａｇｎｅｔｉｃ　ｕｎｄｅｒｓｔａｎｄｉｎｇ　ｏｆ　ｃｕｒｒｅｎｔ－ｄｒｉｖｅｎ　ｄｏｍａｉｎ　ｗａｌｌ　ｍｏｔｉｏｎ　ｉｎ　ｐａｔｔｅｒｎｅｄ　ｎａｎｏｗｉｒｅｓ”，Ａ．Ｔｈｉａｖｉｌｌｅ　ｅｔ　ａｌ．，Ｅｕｒｏｐｈｙｓｉｃｓ　Ｌｅｔｔｅｒｓ，ｖｏｌ．６９，ｐ．９９０－９９６（２００５）によれば、以下のようになる（ｐ．９９２，（３）式を参照）。
Figure JPOXMLDOC01-appb-M000001
 左辺を磁化の時間変化（∂ｍ／∂ｔ）としたとき、右辺は［１］磁界によるトルクを表す項、［２］ダンピング項、［３］断熱スピントルク項、［４］非断熱スピントルク項により構成される。マイクロマグネティクス計算によれば、垂直磁気異方性を有する材料で形成される磁壁は、１×１０８［Ａ／ｃｍ２］程度の電流密度においても［３］の断熱スピントルク項により駆動され、一方で面内磁化膜の場合には１×１０８［Ａ／ｃｍ２］程度の電流密度では［４］の非断熱スピントルク項がなければ磁壁は駆動されないことがわかった。ここで［３］の断熱スピントルク項による磁壁駆動の場合、過度に大きくないピニングのときには、ピニング磁界に依存せずに磁壁はピンサイトからデピンできることが知られている。従って、［３］の断熱スピントルク項での磁壁駆動が不可能な面内磁気異方性を有する材料に比べて、［３］の断熱スピントルク項での磁壁駆動が可能な垂直磁気異方性を有する材料は、強い磁壁のピニングと低電流密度による磁壁駆動を両立させ易いことがわかる。すなわち垂直磁気異方性を有する材料を用いることにより、熱安定性として十分な値を保った上で書き込みに要する電流を低減することが可能である。
　例えば、簡単な例として、磁気抵抗効果素子の幅（ｗ）が１００ｎｍ、第１磁化自由層１０の膜厚（ｔ）が２ｎｍ、磁壁のピンサイトの幅の半分（ｑ０）が１５ｎｍであり、また、第１磁化自由層１０の飽和磁化（ＭＳ）が５００［ｅｍｕ／ｃｍ３］、スピン分極率（Ｐ）が０．５、磁壁のピンサイトのデピン磁界（ＨＣ）が１０００［Ｏｅ］である構成について考える。この場合の熱安定性指標ΔＥ／ｋＢＴは、約４０となる。ここでｋＢはボルツマン定数でＴは絶対温度である。このような系を仮定した場合の、磁壁をピンサイトからデピンさせるのに必要な電流密度は、マイクロマグネティクス計算から約２×１０７［Ａ／ｃｍ２］となることがわかった。このとき、当該素子の書き込み電流は０．０４［ｍＡ］となる。
　一方で、面内方向に磁気異方性を有する材料を用いて同じ熱安定性指標（ΔＥ／ｋＢＴ＝４０）を実現するための構造として、例えば、磁気抵抗効果素子の幅（ｗ）が１００ｎｍ、磁化自由層の膜厚（ｔ）を１０ｎｍ、磁壁のピンサイトの幅の半分（ｑ０）が４０ｎｍであり、また飽和磁化（ＭＳ）が８００［ｅｍｕ／ｃｍ３］、スピン分極率（Ｐ）が０．７、磁壁のピンサイトのデピン磁界（ＨＣ）が５０［Ｏｅ］である構成について考える。マイクロマグネティクス計算によればこのような系で磁壁をピンサイトからデピンさせるのに必要な電流密度は、約６×１０８［Ａ／ｃｍ２］となることがわかった。本来、このような電流密度は発熱やエレクトロンマイグレーション効果の観点から素子に通ずることは非現実的ではあるが、ここでは比較のためにこの電流密度の値を用いる。このとき、面内磁化膜での素子への書き込み電流は６［ｍＡ］となる。このように、垂直方向に磁気異方性を有する材料を磁壁移動が起こる層に用いることで、大幅な書き込み電流の低減がもたらされることがわかる。
　なお、ここで用いた磁気抵抗効果素子のパラメータはあくまでも目安であり、磁気抵抗効果素子のパラメータは様々に変更され得る。従って、書き込みに要する電流値や、熱安定性ΔＥ／ｋＢＴも、そのパラメータの変更に応じて変化するが、電流値と熱安定性は概ね連動して変化するため、上述のような面内磁化膜と垂直磁化膜での書き込み電流の大小関係が大幅に覆ることはない。
　さらに加えて、垂直方向に磁気異方性を有する材料においては、面内方向に磁気異方性を有する材料とは異なり、電流で磁壁を駆動する場合に必要となる電流密度は膜厚が薄くなるほど低減することが、マイクロマグネティクス計算からわかった。膜厚を薄くすれば、当然トータルの電流量は低減するが、垂直磁気異方性材料では、これに加えて電流密度が低減するため、垂直磁気異方性材料を用いることにより、書き込み電流を効果的に低減することができる。
　本実施例の磁気抵抗効果素子９の第２の技術的利点は、読み出し信号の増大である。これは、垂直磁気異方性を有する第１磁化自由層１０で記憶されているデータが面内方向に磁気異方性を有する第２磁化自由層２０へと伝達され、読み出しのためのＭＴＪは膜面方向に磁化を有する強磁性層により構成されるためである。ＭＴＪを構成する強磁性層として、Ｃｏ－Ｆｅ－Ｂ／Ｍｇ－Ｏ／Ｃｏ－Ｆｅ－Ｂ系の材料や、それに順ずる材料を用いれば、一層に高いＭＲ比が実現可能である。
　本実施例の磁気抵抗効果素子９の第３の技術的利点は、書き込みと読み出しのトレードオフの解消及び製造プロセスの容易化である。これは書き込みのための第１磁化自由層１０と読み出しのための第２磁化自由層２０を、独立に設計することができるためである。例えば一般的な磁界書き込み型のＭＲＡＭの場合、読み出し信号を大きくするためにＣｏ－Ｆｅなどのスピン偏極率の高い材料を用いた場合、概して素子の磁気異方性が大きくなってしまうため、書き込みに必要な電流が増加する。しかるに本実施例の磁気抵抗効果素子では、書き込み電流の低減と読み出し信号の増大は、別の層の特性を調整することで実現できるため、上述のようなトレードオフは解消される。これに加えて、第１磁化自由層１０と第２磁化自由層２０は別々に製造することもできるため、製造プロセスは容易となる。
　本実施例の磁気抵抗効果素子９の第４の技術的利点は、磁気シールドの省略、または磁気シールドへの要求の低減による低コスト化である。これは、情報の記憶層である第１磁化自由層１０に用いられる垂直磁気異方性材料では、結晶磁気異方性が十分大きいため、外乱磁界に対する耐性が面内磁化膜に比べて極めて大きくなるたるためである。面内方向に磁気異方性を有する材料では、現状では磁気シールドは事実上必須となるが、本発明に因れば外乱磁界耐性の保障に磁気シールドが必要なくなる、あるいは必要であっても磁気シールドの性能への要求は低減されるため、低コストでの製造が可能となる。
　本発明では、メモリ搭載型の半導体装置において、要求される機能に応じて適切な種類のＭＲＡＭを選択し配置する。例えば、高速動作が要求される論理回路用のメモリとしては高速動作が可能な電流誘起磁界書き込み型ＭＲＡＭを用い、低電流（大容量・高集積）が要求される主記憶装置用のメモリとしては低電流化（大容量化・高集積化）が可能な電流誘起磁壁移動型ＭＲＡＭを用いる。これにより、高速処理と大容量処理とを両立させた不揮発性メモリ混載システム（メモリ搭載型半導体装置）を得ることができる。
　また、本発明では、メモリセルが不揮発性であるため、電源オフを基本の状態（インスタントオン）とすることができ、低消費電力化が可能となる。更に、異なる種類のＭＲＡＭを同一チップ上に搭載しても、同一プロセス及び同一材料で製造することができる。それにより、低コスト、かつ短時間で半導体装置を製造することが可能となる。
（第１変形例）
　次に、本発明の実施例に係る各ＭＲＡＭにおける磁気抵抗効果素子の第１変形例の構成について説明する。図７は、本発明の実施例に係る各ＭＲＡＭにおける磁気抵抗効果素子の第１変形例の構成を示す斜視図である。本発明の実施例の第１変形例に係る磁気抵抗効果素子８と磁気抵抗効果素子９とは同一のチップ上に形成されている。本変形例では、高速動作向けのＭＲＡＭ４用の磁気抵抗効果素子８ａの構成が図２の磁気抵抗効果素子８と異なる。
　磁気抵抗効果素子８ａは、高速動作向けのＭＲＡＭ４のメモリセルに用いられている。電流誘起磁界書き込み型の磁気抵抗効果素子である。この磁気抵抗効果素子８ａは、磁化自由層６０、磁化固定層８０ａ、磁化自由層６０と磁化固定層８０ａとの間に設けられた非磁性層７０、磁化自由層６０の近傍に設けられた導電層９０を備えている。図示されていないが、上述の層に加えて、電極層、拡散防止層、下地層などが適宜設けられることが望ましい。
　磁化自由層６０、磁化固定層８０ａ、非磁性層７０は、図２の磁化自由層６０、磁化固定層８０、非磁性層７０と同じである。ただし、磁化固定層８０ａには書き込み電流が流されない点で、図２の磁化固定層８０と異なる。
　導電層９０は、データ書き込み用の配線層であり、導電体で形成されている。導電層９０内部を流れる書き込み電流が発生する電流誘起磁界により、磁化自由層６０の磁化の向きが制御される。すなわち、当該電流誘起磁界により、磁気抵抗効果素子８ａはデータが書き込まれる。書き込み電流を磁化固定層（強磁性体）ではなく、銅（Ｃｕ）やアルミニウム（Ａｌ）のような高導電率の導電体で形成された導電層９０に流すので、書き込み配線抵抗をより低くすることが出来る。導電層９０は、磁化固定層８０ａとコンタクト１０３を介して電気的に接続されている。
　その他の構成は、図２の場合と同様であるのでその説明を省略する。
　次に、本実施例の磁気抵抗効果素子８ａのデータの書き込み方法について説明する。まず、コンタクト１０１及びコンタクト１０２のいずれか一方から他方を介して、導電層９０に書き込み電流を流す。その書き込み電流により発生する電流誘起磁界により、磁化自由層６０の磁化を反転させる。そのとき、書き込み電流の向きで発生する電流誘起磁界の向きを制御して、磁化自由層６０の磁化を所望の向きに変化させることが出来る。それにより、磁化自由層６０に所望のデータを記録する。導電層９０に書き込み電流を流すこのような書き込み方式を、書き込み専用の配線を設けることから、配線層書き込み型とも言うことができる。
　次に、本実施例の磁気抵抗効果素子８ａからのデータの読み出し方法について説明する。まず、磁化自由層６０、非磁性層７０、磁化固定層８０ａ、コンタクト１０３、導電層９０、コンタクト１０１（又はコンタクト１０２）の経路で読み出し電流を流す。そして、磁化固定層８０ａの磁化と磁化自由層６０の磁化との間の相対角に応じた抵抗の変化を検出することでデータを読み出す。たとえば、磁化固定層８０ａの磁化と磁化自由層６０の磁化とが平行の場合、低抵抗状態が実現され、磁化固定層８０ａの磁化と磁化自由層６０の磁化とが反平行の場合、高抵抗状態が実現される。磁気抵抗効果素子８ａの抵抗の変化が、電圧信号、又は電流信号として検知され、その電圧信号、又は電流信号を用いて磁気抵抗効果素子８ａに記憶されているデータが判別される。
　磁気抵抗効果素子９は、高集積・大容量（低電流）向けのＭＲＡＭ５のメモリセルに用いられている。スピン偏極電流書き込み型の電流誘起磁壁移動型の磁気抵抗効果素子である。この磁気抵抗効果素子９は、第１磁化自由層１０と、第２磁化自由層２０と、第１非磁性層３０と、第１磁化固定層４０とを具備する。
　この磁気抵抗効果素子９は、図２の磁気抵抗効果素子９と同じである。ただし、図中、第１磁化自由層１０の両端の端子としてのコンタクト５１ａ、５２ａ、第１磁化固定層４０の端子としてのコンタクト５３ａが示されている。これらコンタクト５１ａ、５２ａ、５３ａは、それぞれ、配線層５１ｂ、５２ｂ、５３ｂ、及び、下層のコンタクト５１ｃ、５２ｃ、５３ｃを介して、下層の素子や配線に接続されている。
　その他の構成や書き込み方法及び読み出し方法については、図２の場合と同様であるのでその説明を省略する。
　本発明の実施例に係る磁気抵抗効果素子８ａと磁気抵抗効果素子９とは同一のチップ上に形成されている。そして、磁気抵抗効果素子８ａの磁化自由層６０、非磁性層７０及び磁化固定層８０ａは、それぞれ磁気抵抗効果素子９の第２磁化自由層２０、第１非磁性層３０及び第１磁化固定層４０と同一レイヤーに同一材料で同時に形成される。また、導電層９０は、配線層５１ｂ、５２ｂ、５３ｂと同一レイヤーに同一材料で同時に形成される。すなわち、ＭＲＡＭ４とＭＲＡＭ５とは、同一のプロセスでの形成が可能であり、プロセス数は増大しない。それにより、低コスト、且つ短時間で半導体装置１を製造することが可能となる。
（第２変形例）
　次に、本発明の実施例に係る各ＭＲＡＭにおける磁気抵抗効果素子の第２変形例の構成について説明する。図８は、本発明の実施例に係る各ＭＲＡＭにおける磁気抵抗効果素子の第２変形例の構成を示す斜視図である。本発明の実施例の第２変形例に係る磁気抵抗効果素子８ｂと磁気抵抗効果素子９ａとは同一のチップ上に形成されている。本変形例では、高速動作向けのＭＲＡＭ４用の磁気抵抗効果素子８ｂ及び高集積・大容量（低電流）向けのＭＲＡＭ５用の磁気抵抗効果素子９ａの構成がそれぞれ図２の磁気抵抗効果素子８及び磁気抵抗効果素子９と異なる。
　磁気抵抗効果素子８ｂは、高速動作向けのＭＲＡＭ４のメモリセルに用いられている。電流誘起磁界書き込み型の磁気抵抗効果素子である。この磁気抵抗効果素子８ｂは、磁化自由層６０、磁化固定層８０、磁化自由層６０と磁化固定層８０との間に設けられた非磁性層７０、磁化固定層８０を挟んで非磁性層７０と反対側に設けられた非磁性層７１、及び非磁性層７１を挟んで磁化固定層８０と反対側に設けられた磁化自由層６０ａを備えている。図示されていないが、上述の層に加えて、電極層、拡散防止層、下地層などが適宜設けられることが望ましい。
　磁化自由層６０、磁化固定層８０、非磁性層７０は、図２の磁化自由層６０、磁化固定層８０、非磁性層７０と同じである。ただし、磁気抵抗効果素子８ｂは、磁化固定層８０を挟んで非磁性層７０と反対側に設けられた非磁性層７１、及び磁化自由層６０ａを備えている点で、図２の磁気抵抗効果素子８と異なる。
　磁化自由層６０ａは、好適には磁化自由層６０と同じ強磁性体の材料で形成され、同じ面内磁気異方性を有し、反転可能な逆方向の磁化を有している。磁化自由層６０ａは、磁化自由層６０と反強磁性的に磁気結合し、互いの磁化を安定化させている。また、磁化固定層８０を挟んで両側に位置する磁化自由層６０ａと磁化自由層６０は、書き込み動作時に、磁化固定層８０を流れる書き込み電流により発生する電流誘起磁界を増幅する機能を有している。非磁性層７１は磁化固定層８０と磁化自由層６０ａの間での磁気結合を切る働きを有する。非磁性層７１は非磁性体であればどのような材料を用いてもよい。
　その他の構成は、図２の場合と同様であるのでその説明を省略する。
　次に、本実施例の磁気抵抗効果素子８ｂのデータの書き込み方法については、磁化固定層８０を流れる書き込み電流による電流誘起磁界が磁化自由層６０ａと磁化自由層６０によって増幅させる点や、その電流誘起磁界により磁化自由層６０ａが磁化自由層６０と逆向きに磁化される点を除けば、図２の場合と同様であるのでその説明を省略する。磁化自由層６０ａと磁化自由層６０との中間に書き込み配線層となる磁化固定層８０が位置し、ここに書き込み電流を流すこのような書き込み方式を中間配線層書き込み型とも言うことができる。
　また、本実施例の磁気抵抗効果素子８ｂからのデータの読み出し方法については、図２の場合と同様であるのでその説明を省略する。
　なお、図８では磁化自由層６０と磁化自由層６０ａはほぼ同じ形状であるものとして描かれているが、この２層の形状には任意性がある。例えば磁化自由層６０ａは磁化固定層８０と同形状をしていてもよい。この場合には磁化自由層６０ａの磁化は定常状態ではその長手方向であるｘ方向を向き、磁化固定層８０に電流が導入されたときに、電流誘起磁界の方向に回転し、磁化自由層６０に効率的に磁界を印加することができる。このような役割を有する磁化自由層６０ａはしばしばクラッド層、またはヨーク層などと参照される。
　磁気抵抗効果素子９ａは、高集積・大容量（低電流）向けのＭＲＡＭ５のメモリセルに用いられている。スピン偏極電流書き込み型の電流誘起磁壁移動型の磁気抵抗効果素子である。この磁気抵抗効果素子９ａは、第１磁化自由層１０と、第２磁化自由層２０と、第１非磁性層３０と、第１磁化固定層４０と、磁性層４１とを具備する。
　この磁気抵抗効果素子９ａは、図２の磁気抵抗効果素子９と同じである。ただし、第１磁化固定層４０下に非磁性層３１と磁性層４１を有している点で図２の磁気抵抗効果素子９と異なる。ただし、磁性層４１と非磁性層３１は、素子動作に影響は無いので、無くてもよい。
　なお、図中、第１磁化自由層１０の両端の端子としてのコンタクト５１、５２、第１磁化固定層４０の端子としてのコンタクト５３が示されている。これらコンタクト５１、５２、５３は、それぞれ下層の素子や配線に接続されている。
　その他の構成や動作は、図２の場合と同様であるのでその説明を省略する。
　本発明の実施例に係る磁気抵抗効果素子８ｂと磁気抵抗効果素子９ａとは同一のチップ上に形成されている。そして、磁気抵抗効果素子８ｂの磁化自由層６０、非磁性層７０、磁化固定層８０及び磁化自由層６０ａは、それぞれ磁気抵抗効果素子９ａの第２磁化自由層２０、第１非磁性層３０、磁化固定層４０及び磁性層４１と同一レイヤーに同一材料で同時に形成される。すなわち、ＭＲＡＭ４とＭＲＡＭ５とは、同一のプロセスでの形成が可能であり、プロセス数は増大しない。それにより、低コスト、且つ短時間で半導体装置１を製造することが可能となる。
（第３変形例）
　次に、本発明の実施例に係る各ＭＲＡＭにおける磁気抵抗効果素子の第３変形例の構成について説明する。図９Ａ～図９Ｄは、本実施例に係る磁気抵抗効果素子の第３変形例の構成を模式的に示す概略図である。詳細には、図９Ａは斜視図であり、図９Ｂ、図９Ｃ及び図９Ｄは、それぞれ、図９Ａに示されるｘｙｚ座標系におけるｘｙ平面図、ｘｚ断面図、ｙｚ断面図である。
　磁気抵抗効果素子９ａは、高集積・大容量（低電流）向けのＭＲＡＭ５のメモリセルに用いられている。スピン偏極電流書き込み型の電流誘起磁壁移動型の磁気抵抗効果素子である。図９Ａ～図９Ｄの磁気抵抗効果素子９ｂは、図３Ａ～図３Ｄの磁気抵抗効果素子９を上下逆転させている。すなわち、第３変形例は、各層の積層順序が図３Ａ～図３Ｄ（図２）の場合と逆になっている点で、図３Ａ～図３Ｄ（図２）の場合と異なる。
　なお、第２磁化自由層２０、第１非磁性層３０を円筒形状から直方体形状に変え、導電層５０を省略しているが、このような変更を行っても、図９Ａ～図９Ｄの磁気抵抗効果素子９ｂは、図３Ａ～図３Ｄの磁気抵抗効果素子９と同様の機能及び動作を行うことができる。
　本実施例の磁気抵抗効果素子においては、第２磁化自由層２０、第１非磁性層３０、第１磁化固定層４０が隣接してこの順に設けられればよく、これらと第１磁化自由層１０（及び磁化固定層１５、磁化固定層１６：図示されず）の積層順には任意性がある。従って、図９Ａ～図９Ｄに示されているように、第１磁化自由層１０が最下面に形成されてもよい。また、この場合も磁化自由領域１２と第２磁化自由層２０の重心はｘｙ面内においてずれるように形成される必要があり（図９Ｂ）、その位置関係、大小関係には任意性がある。
　本変形例において、図２のＭＲＡＭ４用の磁気抵抗効果素子８についても上下逆転させることで、図２の場合と同様の組み合わせで半導体装置１を構成することが出来る。すなわち、本変形例に係る上下逆転された磁気抵抗効果素子８と磁気抵抗効果素子９ｂとは同一のチップ上に形成される。そして、磁気抵抗効果素子８の磁化自由層６０、非磁性層７０及び磁化固定層８０は、それぞれ磁気抵抗効果素子９の第２磁化自由層２０、第１非磁性層３０及び第１磁化固定層４０と同一レイヤーに同一材料で同時に形成される。すなわち、ＭＲＡＭ４とＭＲＡＭ５とは、同一のプロセスでの形成が可能であり、プロセス数は増大しない。それにより、低コスト、且つ短時間で半導体装置１を製造することが可能となる。
　同様にすれば、図７のＭＲＡＭ４用の磁気抵抗効果素子８ａについても上下逆転させることで、図７の場合と同様の組み合わせで半導体装置１を構成することが出来る。同様に、図８のＭＲＡＭ４用の磁気抵抗効果素子８ｂについても上下逆転させることで、図８の場合と同様の組み合わせで半導体装置１を構成することが出来る。これらの場合でも、同一のプロセスでの形成が可能である。
（第４変形例）
　次に、本発明の実施例に係る各ＭＲＡＭにおける磁気抵抗効果素子の第４変形例の構成について説明する。図１０Ａ～図１０Ｃは、本実施例に係る磁気抵抗効果素子の第４変形例の構成を模式的に示す概略図である。図１０Ａはその斜視図を、図１０Ｂはｘｚ断面図を、図１０Ｃはｙｚ断面図を示している。第４変形例においては、第３変形例に対して、第１磁化固定層４０に接合するピニング層１８０が設けられる。
　本実施例の磁気抵抗効果素子９ｃでは、ピニング層１８０を第１磁化固定層４０の少なくとも一部分に接合して設けている。これによって、特定の方向に実質的に固定されている第１磁化固定層４０の固定磁化をより安定化することができる。ピニング層１８０の材料としては、例えばＰｔ－Ｍｎなどの反強磁性材料を用いることができる。
　本変形例において、上下逆転された図２のＭＲＡＭ４用の磁気抵抗効果素子８の磁化固定層８０についても、その一部にピニング層を、ピニング層１８０と同一レイヤーに同一材料で同時に形成することができるる。その場合でも、ＭＲＡＭ４とＭＲＡＭ５とは、同一のプロセスでの形成が可能であり、プロセス数は増大しない。それにより、低コスト、且つ短時間で半導体装置１を製造することが可能となる。
　同様にすれば、図７のＭＲＡＭ４用の磁気抵抗効果素子８ａについても上下逆転させピニング層を設けることで、図７の場合と同様の組み合わせで半導体装置１を構成することが出来る。同様に、図８のＭＲＡＭ４用の磁気抵抗効果素子８ｂについても上下逆転させピニング層を設けることで、図８の場合と同様の組み合わせで半導体装置１を構成することが出来る。これらの場合でも、同一のプロセスでの形成が可能である。
（第５変形例）
　次に、本発明の実施例に係る各ＭＲＡＭにおける磁気抵抗効果素子の第５変形例の構成について説明する。図１１Ａ～図１１Ｂは、本実施例に係る磁気抵抗効果素子の第５変形例の構成を模式的に示す概略図である。図１１Ａはその斜視図を、図１１Ｂはｘｙ平面図をそれぞれ示している。
　磁気抵抗効果素子９ｄは、高集積・大容量（低電流）向けのＭＲＡＭ５のメモリセルに用いられている。スピン偏極電流書き込み型の電流誘起磁壁移動型の磁気抵抗効果素子である。
　図１１Ａ、図１１Ｂの構造の磁気抵抗効果素子９ｄにおいても、第１磁化自由層１０は、第１磁化固定領域１１ａ、第２磁化固定領域１１ｂ、磁化自由領域１２から構成される。ただし、図３Ａ～図３Ｄに示されるような磁化自由領域１２の一方の端部に第１磁化固定領域１１ａが接続して設けられ、他方の端部に第２磁化固定領域１１ｂが接続して設けられるのではなく、磁化自由領域１２の一方の端部に第１磁化固定領域１１ａ、及び第２磁化固定領域１１ｂが接続して設けられる。すなわち、第１磁化固定領域１１ａ、第２磁化固定領域１１ｂ、及び磁化自由領域１２は三叉路（三叉、略Ｙ字）を形成する。なお、この磁気抵抗効果素子９ｄにおいても、各層の位置関係や磁気特性は上述の通りである。すなわち、第１磁化自由層１０は膜厚方向に磁気異方性を有し、一方、第２磁化自由層２０、第１磁化固定層４０は面内方向の磁気異方性を有する。また第２磁化自由層２０の重心Ｇ２０はｘｙ面内において磁化自由領域１２の重心Ｇ１２に対してずれるようにして設けられる。また、第１磁化自由層１０を構成する第１磁化固定領域１１ａ、第２磁化固定領域１１ｂの磁化は膜厚方向で互いに反平行方向に固定されている。なお、この磁気抵抗効果素子９ｄにおいても、図２で示されるように磁化固定層１５及び／又は磁化固定層１６が第１磁化自由層１０に磁気的に結合して設けられてもよい。
　図１１Ａ、図１１Ｂの構造の磁気抵抗効果素子９ｄは４端子素子である。４つの端子のうちの１つは第１磁化固定層４０に設けられ、他の２つの端子は第１磁化固定領域１１ａと第２磁化固定領域１１ｂに設けられ、残りの１つの端子は磁化自由領域１２に設けられる。この磁気抵抗効果素子９ｄにおいても、第１磁化固定領域１１ａと磁化自由領域１２の境界付近、または第２磁化固定領域１１ｂと磁化自由領域１２の境界付近のいずれか一方に磁壁が形成される。また、このの磁気抵抗効果素子９ｄにおいては、第１磁化固定領域１１ａと磁化自由領域１２の間、若しくは第２磁化固定領域１１ｂと磁化自由領域１２の間で電流を流すことにより書き込みを行う。この場合には、磁壁は第１磁化固定領域１１ａ、または第２磁化固定領域１１ｂと磁化自由領域１２の境界から出発して、磁化自由領域１２のもう一方の端部から抜けることで書き込みが行われる。
　図１２Ａ～図１２Ｂは、本実施例の磁気抵抗効果素子の第５変形例が集積化されたメモリセルの構成例を示す回路図である。これらは、磁気抵抗効果素子９ｄが図１１Ａ、図１１Ｂの構成を有している場合に採用される回路構成の二つの例を示している。
　図１２Ａでは、１つのメモリセル２０３に対して２つのＭＯＳトランジスタＭ２１、Ｍ２２が設けられている。ＭＯＳトランジスタＭ２１ａのソース／ドレインの一方がグラウンド線ＧＮＤに接続されており、他方が第１磁化固定領域１１ａの一端（磁化自由領域１２との境界とは反対側）に接続されている。また、ＭＯＳトランジスタＭ２２のソース／ドレインの一方がグラウンド線ＧＮＤに接続されており、他方が第２磁化固定領域１１ｂの一端（磁化自由領域１２との境界とは反対側）に接続されている。ＭＯＳトランジスタＭ２１のゲートは、ワード線ＷＬａに接続されており、ＭＯＳトランジスタＭ２２のゲートは、ワード線ＷＬｂに接続されている。
　また、磁化自由領域１２の端部（第１磁化固定領域１１ａ及び第２磁化固定領域１１ｂとの境界とは反対側）には、ビット線ＢＬａが接続されている。このビット線ＢＬａは、書き込み電流を第１磁化自由層１０に供給するための書き込み配線である。また、ＭＴＪの一端である第１磁化固定層４０には、ビット線ＢＬｂが接続されている。このビット線ＢＬｂは、ＭＴＪに読み出し電流を供給するための読み出し配線である。
　図１２Ａのような回路構成においては、ワード線ＷＬａ、ワード線ＷＬｂのどちらを“ｈｉｇｈ”レベルにプルアップし、どちらを“Ｌｏｗ”レベルにプルダウンするかでデータの書き分けができる。例えば、ワード線ＷＬａが“Ｌｏｗ”レベルに、ワード線ＷＬｂが“ｈｉｇｈ”レベルに、ビット線ＢＬａが“ｈｉｇｈ”レベルに、グラウンド線ＧＮＤが“Ｌｏｗ”レベルに設定された場合、ＭＯＳトランジスタＭ２１は“ＯＦＦ”となる一方、ＭＯＳトランジスタＭ２２は“ＯＮ”となる。結果として、ビット線ＢＬａから磁化自由領域１２、第２磁化固定領域１１ｂ、ＭＯＳトランジスタＭ２２を経由して、グラウンド線ＧＮＤへと書き込み電流が流れる。また、ワード線ＷＬｂが“Ｌｏｗ”レベルに、ワード線ＷＬａが“ｈｉｇｈ”に、ビット線ＢＬａが“ｈｉｇｈ”に、グラウンド線ＧＮＤが“Ｌｏｗ”レベルに設定された場合、ＭＯＳトランジスタＭ２２が“ＯＦＦ”となり、一方、ＭＯＳトランジスタＭ２１は“ＯＮ”となる。結果として、ビット線ＢＬａから磁化自由領域１２、第１磁化固定領域１１ａ、ＭＯＳトランジスタＭ２１を経由して、グラウンド線ＧＮＤへと書き込み電流が流れる。このようにしてデータの書き分けが可能である。
　またデータの読み出しは、例えば以下で述べる第１の方法によって行うことができる。第１の方法においては、ワード線ＷＬａ、ワード線ＷＬｂは“Ｌｏｗ”に、ビット線ＢＬｂは“ｈｉｇｈ”に、ビット線ＢＬａは“Ｇｒｏｕｎｄ”に設定される。このときＭＯＳトランジスタＭ２１，Ｍ２２は“ＯＦＦ”となり、電流はビット線ＢＬｂからＭＴＪを貫通し、ビット線ＢＬａへと流れる。これによってＭＴＪの抵抗を読み出すことができ、磁気抵抗効果素子のデータの読み出しが可能となる。この場合にはビット線ＢＬａとビット線ＢＬｂの交点のセルの情報が読み出され、すなわちクロスポイント読み出しとなる。
　また、図１２Ａに示されるメモリセル２０３からのデータの読み出しには、以下に述べるような第２の方法を用いてもよい。まず、ワード線ＷＬａが“ｈｉｇｈ”レベルに、ワード線ＷＬｂが“Ｌｏｗ”レベルに設定され、これにより、ＭＯＳトランジスタＭ２１が　“ＯＮ”に、ＭＯＳトランジスタＭ２２が“ＯＦＦ”にされる。またグラウンド線ＧＮＤが“Ｌｏｗ”レベルに設定され、ビット線ＢＬｂは“ｈｉｇｈ”レベルに設定される。さらにビット線ＢＬａが適切な電位に設定される。このとき、読み出し電流はビット線ＢＬｂからＭＴＪを貫通し、ビット線ＢＬａに流れることなく、ＭＯＳトランジスタＭ２１ａを経由してグラウンド線ＧＮＤへと流れる。これによってもＭＴＪの抵抗値を読み出すことができる。第２の方法は、第１の方法で用いられている読み出しとは異なり、ＭＯＳトランジスタＭ２１によって一つのメモリセルが選択されるため、高速での読み出しが可能となる。
　本実施例では、図１２Ｂに示されるような他の回路構成が適用されてもよい。図１２Ａと図１２Ｂとの違いは、図１２Ｂのメモリセル２０４に３つのＭＯＳトランジスタが設けられることにある。具体的には、磁化自由領域１２の端部（第１磁化固定領域１１ａ、及び第２磁化固定領域１１ｂとは反対側）にＭＯＳトランジスタＭ２３のソース／ドレインの一方が接続され、ＭＯＳトランジスタＭ２３の他方のソース／ドレインはビット線ＢＬｃに接続される。またＭＯＳトランジスタＭ２３のゲートはワード線ＷＬｃに接続される。
　図１２Ｂに示されるメモリセル２０３においても、第１ワード線ＷＬａ、ワード線ＷＬｂのどちらを“Ｌｏｗ”レベルにし、どちらを“ｈｉｇｈ”レベルにするかでデータの書き分けができる。例えば、ワード線ＷＬａが“Ｌｏｗ”レベルに、ワード線ＷＬｂが“ｈｉｇｈ”レベルに、ワード線ＷＬｃが“ｈｉｇｈ”レベルに設定された場合、ＭＯＳトランジスタＭ２１は“ＯＦＦ”に、ＭＯＳトランジスタＭ２２は“ＯＮ”に、ＭＯＳトランジスタＭ２３は“ＯＮ”になる。ここでビット線ＢＬｃを“ｈｉｇｈ”レベルにし、グラウンド線ＧＮＤを“Ｌｏｗ”レベルにした場合、ビット線ＢＬｃからＭＯＳトランジスタＭ２３、磁化自由領域１２、第２磁化固定領域１１ｂ、ＭＯＳトランジスタＭ２２を経由して、グラウンド線ＧＮＤへと書き込み電流が流れる。またワード線ＷＬｂが“Ｌｏｗ”レベルに、ワード線ＷＬａが“ｈｉｇｈ”に、ワード線ＷＬｃが“ｈｉｇｈ”に設定された場合、ＭＯＳトランジスタＭ２２は“ＯＦＦ”に、ＭＯＳトランジスタＭ２１は“ＯＮ”に、ＭＯＳトランジスタＭ２３は“ＯＮ”になる。ここでビット線ＢＬｃを“ｈｉｇｈ”レベルにし、グラウンド線ＧＮＤを“Ｌｏｗ”レベルにした場合、ビット線ＢＬｃからＭＯＳトランジスタＭ２３、磁化自由領域１２、第１磁化固定領域１１ａ、ＭＯＳトランジスタＭ２１を経由して、グラウンド線ＧＮＤへと書き込み電流が流れる。このようにしてデータの書き分けが可能である。
　また、図１２Ｂに示されるメモリセル２０３からのデータの読み出しは例えば以下のようにして行うことができる。まずワード線ＷＬａが“Ｌｏｗ”レベルに、ワード線ＷＬｂが“Ｌｏｗ”レベルに、ワード線ＷＬｃが“ｈｉｇｈ”レベルに設定される。このときＭＯＳトランジスタＭ２１、Ｍ２２は“ＯＦＦ”に、ＭＯＳトランジスタＭ２３は“ＯＮ”になる。ここでビット線ＢＬｂを“ｈｉｇｈ”レベルにしてビット線ＢＬｃを“Ｌｏｗ”にすることで、読み出し電流はビット線ＢｌｂからＭＴＪを貫通し、ＭＯＳトランジスタＭ２３を経由し、ビット線ＢＬｃへと流れる。これによってデータの読み出しを行うことができる。
　なお、ここで述べた回路構成、及び回路の動作は、一つの例に過ぎず、他の回路構成、及び回路設定を用いても図１１Ａ、図１１Ｂの構造の磁気抵抗効果素子９ｄをメモリセル２０３に集積化することができる。
　本変形例において、図２のＭＲＡＭ４用の磁気抵抗効果素子８について上下逆転させることで、図２の場合と同様の組み合わせで半導体装置１を構成することが出来る。すなわち、本変形例に係る上下逆転された磁気抵抗効果素子８と磁気抵抗効果素子９ｄとは同一のチップ上に形成される。すなわち、ＭＲＡＭ４とＭＲＡＭ５とは、同一のプロセスでの形成が可能であり、プロセス数は増大しない。それにより、低コスト、且つ短時間で半導体装置１を製造することが可能となる。
　同様にすれば、図７のＭＲＡＭ４用の磁気抵抗効果素子８ａについても上下逆転させることで、図７の場合と同様の組み合わせで半導体装置１を構成することが出来る。同様に、図８のＭＲＡＭ４用の磁気抵抗効果素子８ｂについても上下逆転させることで、図８の場合と同様の組み合わせで半導体装置１を構成することが出来る。これらの場合でも、同一のプロセスでの形成が可能である。
（第６変形例）
　図１３は、本実施例の磁気抵抗効果素子の第６変形例の構造を模式的に示した平面図である。本実施例においては、第５変形例の磁気抵抗効果素子９ｄに対して、第２磁化自由層２０の重心Ｇ２０は第１磁化自由層１０の磁化自由領域１２の重心Ｇ１２に対して面内方向（ｘｙ平面に平行な方向）で特定の方向にずれて設けられる点で、第５変形例と異なる。これまでの図ではこの特定の方向が＋ｙ方向に略平行方向になるものとして描かれているが、この特定の方向は任意に決定され得る。従って図１３に示されるように当該特定の方向がｘ成分を有していても構わない。また図１１Ａ、図１１Ｂを用いて説明されたような第１磁化自由層１０が三叉路（三叉、略Ｙ字）を形成する形状により構成される場合、図１３に示されるような第２磁化自由層２０の重心Ｇ２０と磁化自由領域１２の重心Ｇ１２の位置関係となっていても構わない。
　他の構成及び動作は、第５変形例と同様であるのでその説明を省略する。
　なお、以上には本発明の実施例、及びその様々な変形例が記載されているが、本発明は、上述の実施例及び変形例に限定して解釈されてはならない。上述の変形例は、矛盾しない限り、その複数が組み合わせて適用可能であることは、当業者には容易に理解されよう。
　以上、実施の形態を参照して本発明を説明したが、本発明は上記実施の形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。
　本発明の半導体装置は、メモリ混載型の半導体装置として、内部のメモリにおける高速処理と大容量処理とを両立させることができる。
　この出願は、２００８年３月７日に出願された特許出願番号２００８－０５８７３４号の日本特許出願に基づいており、その出願による優先権の利益を主張し、その出願の開示は、引用することにより、そっくりそのままここに組み込まれている。

Claims (14)

  1. 　第１メモリセルを有する第１磁気ランダムアクセスメモリと、
    　前記第１メモリセルと比較して高速で動作する第２メモリセルを有し、前記第１磁気ランダムアクセスメモリと同一チップ内に設けられた第２磁気ランダムアクセスメモリとを具備し、
    　前記第１メモリセルは、
    　　第１磁化自由層と、
    　　第２磁化自由層と、
    　　第２磁化自由層に隣接して設けられる第１非磁性層と、
    　　前記第１非磁性層に隣接して前記第２磁化自由層とは反対側に設けられる第１磁化固定層とを備え、
    　　前記第１磁化自由層は、強磁性体から構成され、且つ、膜厚方向の磁気異方性を有し、
    　　前記第２磁化自由層及び前記第１磁化固定層は、強磁性体から構成され、且つ、面内方向の磁気異方性を有し、
    　前記第１磁化自由層は、
    　　磁化が固定される第１磁化固定領域と
    　　磁化が固定される第２磁化固定領域と
    　　前記第１磁化固定領域と前記第２磁化固定領域とに接続され、磁化が反転可能な磁化自由領域とを含み、
    　　前記磁化自由領域と前記第２磁化自由層とが、磁気的に結合しており、
    　　前記磁化自由領域の重心と前記第２磁化自由層の重心とが、面内方向である特定方向にずれて位置し、
    　　前記第１磁化固定層の磁化が、前記特定方向に略平行な方向に固定され、
    　前記第２メモリセルは、
    　　第３磁化自由層と、
    　　第３磁化固定層と、
    　　前記第３磁化自由層と前記第３磁化固定層との間に設けられた第２非磁性層とを備え、
    　　前記第３磁化自由層及び前記第３磁化固定層は、強磁性体から構成されている
    　半導体装置。
  2. 　請求の範囲１に記載の半導体装置であって、
    　前記第３磁化自由層及び前記第３磁化固定層は、面内方向の磁気異方性を有し、
    　前記第２磁化自由層と前記第３磁化自由層とは、同一のレイヤーに設けられ、
    　前記第１磁化固定層と前記第３磁化固定層とは、別の同一のレイヤーに設けられている
    　半導体装置。
  3. 　請求の範囲２に記載の半導体装置であって、
    　前記第１メモリセルは、前記第１磁化自由層に書き込み電流が流され、第２磁化自由層に前記書き込み電流が流されない
    　半導体装置。
  4. 　請求の範囲１乃至３のいずれか一項に記載の半導体装置であって、
    　前記第２メモリセルは、前記第３磁化固定層に書き込み電流が流れる
    　半導体装置。
  5. 　請求の範囲１乃至３のいずれか一項に記載の半導体装置であって、
    　前記第２メモリセルは、前記第３磁化自由層の近傍に設けられ、書き込み電流が流れる書き込み配線を更に含む
    　半導体装置。
  6. 　請求の範囲１乃至３のいずれか一項に記載の半導体装置であって、
    　前記第２メモリセルは、前記第３磁化固定層を挟んで前記第２非磁性層と反対側に設けられ、強磁性体から構成された第４磁化自由層を更に含み、前記第３磁化固定層に書き込み電流が流れる
    　半導体装置。
  7. 　請求の範囲１乃至６のいずれか一項に記載の半導体装置であって、
    　前記第１メモリセルは、前記第１磁化自由層と前記第２磁化自由層の間に設けられた導電層を更に備える
    　半導体装置。
  8. 　請求の範囲１乃至７のいずれか一項に記載の半導体装置であって、
    　前記第１メモリセルは、前記第１磁化固定領域及び前記第２磁化固定領域のいずれか一方に接合された第１補助磁化固定層を更に備える
    　半導体装置。
  9. 　請求の範囲８に記載の半導体装置であって、
    　前記第１メモリセルは、前記第１磁化固定領域及び前記第２磁化固定領域の他方に接合された第２補助磁化固定層を備える
    　半導体装置。
  10. 　請求の範囲１乃至９のいずれか一項に記載の半導体装置であって、
    　前記第１磁化固定領域が前記磁化自由領域の一方の端部に隣接して設けられ、
    　前記第２磁化固定領域が前記磁化自由領域の他方の端部に隣接して設けられる
    　半導体装置。
  11. 　請求の範囲１乃至９のいずれか一項に記載の半導体装置であって、
    　前記第１磁化固定領域が前記磁化自由領域の一方の端部に隣接して設けられ、
    　前記第２磁化固定領域が前記磁化自由領域の前記一方の端部に隣接して設けられ、
    　前記第１磁化固定領域と前記第２磁化固定領域と前記磁化自由領域とが、三叉路を形成する
    　半導体装置。
  12. 　請求の範囲７に記載の半導体装置であって、
    　前記導電層が、Ｆｅ、Ｃｏ、Ｎｉから選択される少なくとも一つの元素を含有する
    　半導体装置。
  13. 　請求の範囲１乃至１２のいずれか一項に記載の半導体装置であって、
    　前記第１非磁性層がＭｇＯを含有する
    　半導体装置。
  14. 　請求の範囲１乃至１３のいずれか一項に記載の半導体装置であって、
    　前記第２磁化自由層と前記第１磁化固定層のうちの少なくとも一方がＣｏ－Ｆｅ－Ｂを含有する
    　半導体装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011171454A (ja) * 2010-02-17 2011-09-01 Nec Corp 磁気抵抗記憶素子及び磁気ランダムアクセスメモリ
WO2012093701A1 (ja) * 2011-01-06 2012-07-12 日本電気株式会社 不揮発論理演算デバイス
JP5992592B1 (ja) * 2015-09-16 2016-09-14 株式会社東芝 キャッシュメモリシステム
US20170323928A1 (en) * 2010-12-17 2017-11-09 Intel Corporation Write current reduction in spin transfer torque memory devices
US10103199B2 (en) 2015-09-15 2018-10-16 Kabushiki Kaisha Toshiba Magnetic memory
TWI736932B (zh) * 2019-07-05 2021-08-21 大陸商深超光電（深圳）有限公司 吸附裝置、轉移系統及轉移方法
US11822481B2 (en) 2021-11-08 2023-11-21 Fujitsu Limited Semiconductor device and method for controlling semiconductor device

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5445133B2 (ja) * 2007-09-19 2014-03-19 日本電気株式会社 磁気ランダムアクセスメモリ、その書き込み方法、及び磁気抵抗効果素子
US8482967B2 (en) * 2010-11-03 2013-07-09 Seagate Technology Llc Magnetic memory element with multi-domain storage layer
US8730719B1 (en) 2010-12-03 2014-05-20 Iii Holdings 1, Llc MRAM with metal gate write conductors
JP5846124B2 (ja) * 2010-12-14 2016-01-20 日本電気株式会社 半導体記憶装置
JP2013026600A (ja) * 2011-07-26 2013-02-04 Renesas Electronics Corp 半導体装置及び磁気ランダムアクセスメモリ
JP5982794B2 (ja) * 2011-11-30 2016-08-31 ソニー株式会社 記憶素子、記憶装置
JP5553917B2 (ja) * 2012-01-30 2014-07-23 株式会社ＱｕａｎｔｕＭａｇ Ｃｏｎｓｕｌｔａｎｃｙ Ｍｔｊ素子及びその製法、並びにｍｒａｍデバイス
US9196334B2 (en) * 2012-04-19 2015-11-24 Qualcomm Incorporated Hierarchical memory magnetoresistive random-access memory (MRAM) architecture
TWI468715B (zh) * 2012-10-22 2015-01-11 Ind Tech Res Inst 用於感測外部磁場之磁場感測器
US9368232B2 (en) 2013-03-07 2016-06-14 Qualcomm Incorporated Magnetic automatic test equipment (ATE) memory tester device and method employing temperature control
US10036801B2 (en) 2015-03-05 2018-07-31 Big Sky Financial Corporation Methods and apparatus for increased precision and improved range in a multiple detector LiDAR array
US10056126B1 (en) 2017-10-27 2018-08-21 Honeywell International Inc. Magnetic tunnel junction based memory device
US10885961B2 (en) 2019-03-14 2021-01-05 Samsung Electronics Co., Ltd. Race-track memory with improved writing scheme
US11145349B1 (en) * 2020-09-28 2021-10-12 Globalfoundries U.S. Inc. Physically unclonable function architecture including memory cells with parallel-connected access transistors and common write wordlines

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006073930A (ja) * 2004-09-06 2006-03-16 Canon Inc 磁壁移動を利用した磁気抵抗効果素子の磁化状態の変化方法及び該方法を用いた磁気メモリ素子、固体磁気メモリ
JP2007103663A (ja) * 2005-10-04 2007-04-19 Toshiba Corp 磁気素子、記録再生素子、論理演算素子および論理演算器
JP2007258460A (ja) * 2006-03-23 2007-10-04 Nec Corp 磁気メモリセル、磁気ランダムアクセスメモリ、半導体装置及び半導体装置の製造方法
WO2007119748A1 (ja) * 2006-04-11 2007-10-25 Nec Corporation 磁気ランダムアクセスメモリ及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6829161B2 (en) * 2003-01-10 2004-12-07 Grandis, Inc. Magnetostatically coupled magnetic elements utilizing spin transfer and an MRAM device using the magnetic element
US7453720B2 (en) * 2005-05-26 2008-11-18 Maglabs, Inc. Magnetic random access memory with stacked toggle memory cells having oppositely-directed easy-axis biasing
US7881098B2 (en) * 2008-08-26 2011-02-01 Seagate Technology Llc Memory with separate read and write paths

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006073930A (ja) * 2004-09-06 2006-03-16 Canon Inc 磁壁移動を利用した磁気抵抗効果素子の磁化状態の変化方法及び該方法を用いた磁気メモリ素子、固体磁気メモリ
JP2007103663A (ja) * 2005-10-04 2007-04-19 Toshiba Corp 磁気素子、記録再生素子、論理演算素子および論理演算器
JP2007258460A (ja) * 2006-03-23 2007-10-04 Nec Corp 磁気メモリセル、磁気ランダムアクセスメモリ、半導体装置及び半導体装置の製造方法
WO2007119748A1 (ja) * 2006-04-11 2007-10-25 Nec Corporation 磁気ランダムアクセスメモリ及びその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011171454A (ja) * 2010-02-17 2011-09-01 Nec Corp 磁気抵抗記憶素子及び磁気ランダムアクセスメモリ
US20170323928A1 (en) * 2010-12-17 2017-11-09 Intel Corporation Write current reduction in spin transfer torque memory devices
WO2012093701A1 (ja) * 2011-01-06 2012-07-12 日本電気株式会社 不揮発論理演算デバイス
US9083336B2 (en) 2011-01-06 2015-07-14 Nec Corporation Non-volatile logic operation device
JP5874647B2 (ja) * 2011-01-06 2016-03-02 日本電気株式会社 不揮発論理演算デバイス
US10103199B2 (en) 2015-09-15 2018-10-16 Kabushiki Kaisha Toshiba Magnetic memory
JP5992592B1 (ja) * 2015-09-16 2016-09-14 株式会社東芝 キャッシュメモリシステム
TWI736932B (zh) * 2019-07-05 2021-08-21 大陸商深超光電（深圳）有限公司 吸附裝置、轉移系統及轉移方法
US11822481B2 (en) 2021-11-08 2023-11-21 Fujitsu Limited Semiconductor device and method for controlling semiconductor device

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