CN104992726B - 一种闪存电路及编程方法 - Google Patents
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Abstract
一种闪存电路以及编程方法，所述闪存电路包括：编程电路、存储阵列、隔离阵列以及低压译码电路；所述存储阵列耦接于所述编程电路和所述隔离阵列之间；所述隔离阵列耦接于所述存储阵列和所述低压译码电路之间；所述隔离阵列包括至少一行闪存结构，所述隔离阵列每行闪存结构的数目对应于所述存储阵列中的位线的数目。采用所述闪存电路及编程方法可以减小闪存电路中隔离电路的面积，降低隔离电路的成本。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种闪存电路及编程方法。
背景技术
电可擦可编程只读存储器(闪存，Electrically Erasable Programmable Read-Only Memory)是一种以字节(Byte)为最小修改单位、可以通过电子方式多次复写的半导体存储设备。相比可擦可编程只读存储器(EPROM，Erasable Programmable Read-OnlyMemory)，闪存不需要用紫外线照射，也不需取下，就可以用特定的电压，来抹除芯片上的信息，以便写入新的数据。由于闪存的优秀性能以及在线上操作的便利，它被广泛用于需要经常擦除的BIOS芯片以及闪存芯片，并逐步替代部分有断电保留需要的随机存取存储器(RAM，Random Access Memory)芯片，甚至取代部分的硬盘功能，与高速RAM成为二十一世纪最常用且发展最快的两种存储技术。
由于对闪存进行编程时，需要施加电平较高的电压，而闪存电路中包含低压电路部分，需要在存储阵列和低压电路之间配置隔离电路。
现有的隔离电路由高压管构成，电路面积较大，成本较高。
发明内容
本发明解决的技术问题是如何减小闪存电路中隔离电路的面积，降低隔离电路的成本。
为解决上述技术问题，本发明实施例提供一种闪存电路，所述闪存电路包括：编程电路、存储阵列、隔离阵列以及低压译码电路；
所述存储阵列耦接于所述编程电路和所述隔离阵列之间；
所述隔离阵列耦接于所述存储阵列和所述低压译码电路之间；
所述存储阵列包括依次排布的闪存结构，所述闪存结构包括：半导体衬底、位线结构、字线结构、浮栅结构和控制栅结构；所述半导体衬底内部具有掺杂阱，所述掺杂阱形成源极和漏极；所述位线结构包括位线结构一和位线结构二，分别连接漏极和源极；所述字线结构位于所述位线结构一和位线结构二之间；所述浮栅结构包括浮栅结构一和浮栅结构二，分别位于所述字线结构和所述位线结构之间；所述控制栅结构包括控制栅结构一和控制栅结构二，分别位于所述浮栅结构的表面；所述位线结构、字线结构和浮栅结构均位于所述半导体衬底的表面；所述浮栅结构一与位线结构一、浮栅结构二与位线结构二各对应一个存储单元；
所述隔离阵列包括至少一行所述闪存结构，所述隔离阵列每行闪存结构的数目对应于所述存储阵列中的位线的数目。
可选的，位于同一列的所述闪存结构中的所述位线结构分别连接至所述位线，每列闪存结构对应两条位线；
或每行中相邻两个所述闪存结构共用所述位线结构，每n列闪存结构对应n+1条位线，n≥1；
或每行中相邻两个所述闪存结构为一组，每组闪存结构共用所述两个闪存结构之间的位线结构，每两列闪存结构对应三条位线。
可选的，所述隔离阵列包括隔离阵列字线和隔离阵列控制栅线；
所述隔离阵列中每行闪存结构的字线结构共同连接至所述隔离阵列字线；
所述隔离阵列中每行闪存结构的控制栅结构共同连接至所述隔离阵列控制栅线。
可选的，所述编程电路包括：至少一行PMOS管，所述至少一行PMOS管的数目对应于所述存储阵列中的位线的数目；
所述至少一行PMOS管中每个PMOS管的漏极耦接至所述隔离阵列中与该PMOS管位于同一列的闪存结构的其中一个位线结构，并耦接至所述存储阵列中与该PMOS管位于同一列的位线；
所述PMOS管栅极适于分别被施加不同的电压，进行全部选中或者依据地址选中的操作。
可选的，所述编程电路还包括：
第一PMOS管，所述至少一行PMOS管中的每个PMOS管的源极相连接，共同连接至所述第一PMOS管的漏极；
所述第一PMOS管和所述至少一行PMOS管的栅极适于被施加电压，以进行全部选中或者依据地址选中的操作。
可选的，所述低压译码电路，包括：至少一行NMOS管，所述每行NMOS管的数目对应于所述存储阵列中的位线的数目；
所述至少一行NMOS管中的每个NMOS管的漏极分别耦接至所述隔离阵列中与该PMOS管位于同一列的闪存结构的另一个位线结构；
所述NMOS管栅极适于分别被施加不同的电压，进行全部选中或者依据地址选中。
本发明实施例还提供一种如前所述的闪存电路的编程方法，包括：
预充阶段，所述闪存电路中位线结构的电压预充至第一电平；
抑制保护阶段，所述对应位线结构、相邻位线结构一和相邻位线结构二的电压置为抑制保护电压；
编程阶段，对所述存储阵列进行编程；
编程间隙阶段，向所述对应位线结构、相邻位线结构一和相邻位线结构二施加抑制保护电压；
复位阶段，将所述闪存电路复位；对所述存储单元选中时，该存储单元对应的位线称为选中位线；与所述选中的存储单元位于同一闪存结构的存储单元对应的位线称为对应位线；同一行中与所述对应位线相邻的另一位线称为相邻位线一；与所述相邻位线一位于同一闪存结构的另一位线称为相邻位线二。
可选的，所述预充阶段包括：
向所述编程电路中各个PMOS管的栅极施加电压以全部选中；
向所述编程电路中第一PMOS管的漏极施加1V至3V电压；
向所述隔离阵列控制栅线施加0V电压；
向所述隔离阵列字线施加0V电压；
向所述低压译码电路的栅极施加电压以全部选中；
向所述选中位线结构、对应位线结构、相邻位线结构一和相邻位线结构二施加第二电平的电压。
可选的，所述抑制保护阶段还包括：
向所述编程电路中各个PMOS管的栅极施加电压以全部选中；
向所述编程电路中第一PMOS管的漏极施加1V至3V电压；
向所述隔离阵列控制栅线施加0V电压；
向所述隔离阵列字线施加第二电平的电压；
向所述低压译码电路的栅极施加电压以依据地址选中；
向所述选中位线结构施加所述第二电平的电压。
可选的，所述编程阶段包括：
向所述编程电路中各个PMOS管的栅极施加电压以依据地址选中；
向所述编程电路中第一PMOS管的漏极施加5V至6V电压；
向所述隔离阵列控制栅线施加0V电压；
向所述隔离阵列字线施加第二电平的电压；
向所述低压译码电路的栅极施加电压以依据地址选中；
向所述选中位线结构施加第二电平的电压；
向所述对应位线结构和所述相邻位线结构一施加第三电平的电压；
向所述相邻位线结构二施加抑制保护电压。
可选的，所述编程间隙阶段还包括：
向所述编程电路中各个PMOS管的栅极施加电压以全部选中；
向所述编程电路中第一PMOS管的漏极施加1V至3V电压；
向所述隔离阵列控制栅线施加0V电压；
向所述隔离阵列字线施加第二电平电压；
向所述低压译码电路的栅极施加电压以依据地址选中；
向所述选中位线结构施加所述第二电平的电压。
可选的，所述复位阶段包括复位阶段一和复位阶段二；
所述复位阶段一包括：
向所述编程电路中各个PMOS管的栅极施加电压以全部不选中；
向所述编程电路中第一PMOS管的漏极施加4V至5V电压；
向所述隔离阵列控制栅线施加0V电压；
向所述隔离阵列字线施加第二电平的电压；
向所述低压译码电路的栅极施加电压以全部选中；
向所述选中位线结构、所述对应位线结构和所述相邻位线结构一和所述相邻位线结构二施加0V电压；
所述复位阶段二包括：
向所述编程电路中各个PMOS管的栅极施加电压以全部不选中；
向所述编程电路中第一PMOS管的漏极施加4V至5V电压；
向所述隔离阵列控制栅线施加4V至5V电压；
向所述隔离阵列字线施加4V至5V电压；
向所述低压译码电路的栅极施加电压以全部不选中；
向所述选中位线结构施加0V电压；
向所述对应位线结构和所述相邻位线结构一和所述相邻位线结构二施加0.8V电压。
可选的，向所述选中位线结构、所述对应位线结构、所述相邻位线结构一或所述相邻位线结构二施加电压，包括：通过所述低压预译码电路中NMOS管的漏极向对应的所述选中位线结构、所述对应位线结构、所述相邻位线结构一或所述相邻位线结构二施加电压。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
由于所述隔离阵列包括至少一行所述闪存结构，所述闪存结构与所述存储阵列中的闪存结构相同，从而可以采用同样或类似的工艺形成存储阵列和隔离阵列，从而降低了闪存电路工艺的复杂性和成本。另外，由闪存结构构成的隔离阵列的面积小于由高压管构成的存储真理的面积，从而可以减小闪存电路的面积。
附图说明
图1是本发明实施例中一种闪存电路的结构示意图；
图2是本发明实施例中一种闪存结构的示意图；
图3是本发明实施例中一种隔离阵列的局部结构示意图；
图4是本发明实施例中一种编程电路的局部结构示意图；
图5是本发明实施例中一种低压译码电路的局部结构示意图；
图6是本发明实施例中一种闪存电路的部分结构示意图；
图7是本发明实施例中一种闪存结构的编程方法的流程图。
具体实施方式
如前所述，由于对闪存进行编程时，需要施加电平较高的电压，而闪存电路中包含低压电路部分，需要在存储阵列和低压电路之间配置隔离电路。现有的隔离电路由高压管构成，电路面积较大，成本较高。
在本发明实施例中，由于所述隔离阵列包括至少一行所述闪存结构，所述闪存结构与所述存储阵列中的闪存结构相同，从而可以采用同样或类似的工艺形成存储阵列和隔离阵列，从而降低了闪存电路工艺的复杂性和成本。另外，由闪存结构构成的隔离阵列的面积小于由高压管构成的存储真理的面积，从而可以减小闪存电路的面积。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1是本发明实施例中一种闪存电路的结构示意图。
闪存电路包括：编程电路11、存储阵列12、隔离阵列13以及低压译码电路14；所述存储阵列12耦接于所述编程电路11和所述隔离阵列13之间；所述隔离阵列13耦接于所述存储阵列12和所述低压译码电路14之间；所述隔离阵列13包括至少一行所述闪存结构，所述隔离阵列13每行闪存结构的数目对应于所述存储阵列13中的位线的数目。
闪存结构可以参见图2，包括：半导体衬底10、位线结构一BL0、位线结构二BL1、浮栅结构一FG1、浮栅结构二FG2、控制栅结构一CG1、控制栅结构二CG2和字线结构WL，其中：
所述半导体衬底10内部具有掺杂阱，包括掺杂阱一101和掺杂阱二102；掺杂阱一101和位线结构一BL0相接触，掺杂阱二102和位线结构二BL1相接触。所述字线结构WL位于位线结构一BL0和位线结构二BL1之间。所述浮栅结构一FG1位于位线结构一BL0和字线结构WL之间；所述浮栅结构二FG2位于位线结构二BL1和字线结构WL之间。所述控制栅结构一CG1位于浮栅结构一FG1表面；所述控制栅结构二CG2位于浮栅结构二FG2表面。所述位线结构一BL0、位线结构二BL1、浮栅结构一FG1、浮栅结构二FG2、控制栅结构一CG1、控制栅结构二CG2和字线结构WL均位于所述半导体衬底10表面。所述浮栅结构一FG1与位线结构一BL0、浮栅结构二FG2与位线结构二BL1各对应一个存储单元。
在具体实施中，半导体衬底10可以为P型半导体衬底，与之对应的，掺杂阱一101和掺杂阱二102为N阱。
在具体实施中，位线结构一BL0和位线结构二BL1可以为金属材料。
在具体实施中，位于同一列的所述闪存结构中的所述位线结构分别连接至所述位线，每列闪存结构对应两条位线；或每行中相邻两个所述闪存结构共用所述位线结构，每n列闪存结构对应n+1条位线，n≥1；或每行中相邻两个所述闪存结构为一组，每组闪存结构共用所述两个闪存结构之间的位线结构，每两列闪存结构对应三条位线。
在具体实施中，所述隔离阵列可以包括隔离阵列字线和隔离阵列控制栅线；所述隔离阵列中每行闪存结构的字线结构共同连接至所述隔离阵列字线；所述隔离阵列中每行闪存结构的控制栅结构共同连接至所述隔离阵列控制栅线。
图3是本发明实施例中一种隔离阵列的局部结构示意图。
图中示出了一行中的四个存储结构，每个闪存结构的字线结构相连接，共同连接至所述隔离阵列字线WL-d；所述隔离阵列中每行闪存结构的控制栅结构共同连接至所述隔离阵列控制栅线CG-d。可以理解的是，图3仅示出了一行四列的隔离阵列的结构示意图，但隔离阵列的实际行列数可以根据需求确定。
在具体实施中，所述编程电路可以包括：至少一行PMOS管，所述至少一行PMOS管的数目对应于所述存储阵列中的位线的数目；所述至少一行PMOS管中每个PMOS管的漏极耦接至所述隔离阵列中与该PMOS管位于同一列的闪存结构的其中一个位线结构，并耦接至所述存储阵列中与该PMOS管位于同一列的位线；所述PMOS管栅极适于分别被施加不同的电压，进行全部选中或者依据地址选中的操作。
在本发明一实施例中，所述编程电路还包括：第一PMOS管，所述至少一行PMOS管中的每个PMOS管的源极相连接，共同连接至所述第一PMOS管的漏极；所述第一PMOS管和所述至少一行PMOS管的栅极适于被施加电压，以进行全部选中或者依据地址选中的操作。
图4是本发明实施例中一种编程电路的局部结构示意图。
图4中示出了第一PMOS管Mp0和一行四列的PMOS管Mp1～Mp4。PMOS管Mp1～Mp4的源极相连接，共同连接至第一PMOS管Mp0的漏接。通过向第一PMOS管Mp0和PMOS管Mp1～Mp4的栅极加控制电压，以进行全部选中或者依据地址选中的操作。在实际应用中，PMOS管的行列数目根据需求确定。
在具体实施中，所述低压译码电路可以包括：至少一行NMOS管，所述每行NMOS管的数目对应于所述存储阵列中的位线的数目；所述至少一行NMOS管中的每个NMOS管的漏极分别耦接至所述隔离阵列中与该PMOS管位于同一列的闪存结构的另一个位线结构；所述NMOS管栅极适于分别被施加不同的电压，进行全部选中或者依据地址选中。
图5是本发明实施例中一种低压译码电路的局部结构示意图。
图5中示出了一行四列的NMOS管Mn1～Mn4。NMOS管Mn1～Mn4的源极可以耦接至所述隔离阵列中与该PMOS管位于同一列的闪存结构的另一个位线结构；所述NMOS管Mn1～Mn4的栅极适于分别被施加不同的电压，进行全部选中或者依据地址选中。
图6是本发明实施例中一种闪存电路的部分结构示意图。
结合图1～图5，在具体实施中，对所述存储单元选中时，该存储单元对应的位线称为选中位线；与所述选中的存储单元位于同一闪存结构的存储单元对应的位线称为对应位线；同一行中与所述对应位线相邻的另一位线称为相邻位线一；与所述相邻位线一位于同一闪存结构的另一位线称为相邻位线二。例如，在对位线BL0对应的存储单元被选中时，位线BL1对应的存储单元与位线BL0对应的存储单元位于同一个闪存结构(如图2中所示)，则位线BL0称为选中位线，位线BL1为对应位线，位线BL2称为相邻位线一，位线BL3称为相邻位线二。
在本发明实施例中，由于所述隔离阵列包括至少一行所述闪存结构，所述闪存结构与所述存储阵列中的闪存结构相同，从而可以采用同样或类似的工艺形成存储阵列和隔离阵列，从而降低了闪存电路工艺的复杂性和成本。另外，由闪存结构构成的隔离阵列的面积小于由高压管构成的存储真理的面积，从而可以减小闪存电路的面积。
本发明实施例还提供一种闪存结构的编程方法，图7是本发明实施例中一种闪存结构的编程方法的流程图。
S71，预充阶段，所述闪存电路中位线结构的电压预充至第一电平。
在本发明一实施例中，所述第一电平电压为2V。
在具体实施中，所述预充阶段可以包括：向所述编程电路中各个PMOS管的栅极施加电压以全部选中；
向所述编程电路中第一PMOS管的漏极施加2V电压；
向所述隔离阵列控制栅线施加0V电压；
向所述隔离阵列字线施加0V电压；
向所述低压译码电路的栅极施加电压以全部选中；
向所述选中位线结构、对应位线结构、相邻位线结构一和相邻位线结构二施加第二电平的电压。
在本发明一实施例中，所述第二电平电压为0.8V。
S72，抑制保护阶段，所述对应位线结构、相邻位线结构一和相邻位线结构二的电压置为抑制保护电压。
在具体实施中，所述抑制保护阶段还可以包括：
向所述编程电路中各个PMOS管的栅极施加电压以全部选中；
向所述编程电路中第一PMOS管的漏极施加1V至3V电压；
向所述隔离阵列控制栅线施加0V电压；
向所述隔离阵列字线施加第二电平的电压；
向所述低压译码电路的栅极施加电压以依据地址选中；
向所述选中位线结构施加所述第二电平的电压。
S73，编程阶段，对所述存储阵列进行编程。
在具体实施中，所述编程阶段包括：
向所述编程电路中各个PMOS管的栅极施加电压以依据地址选中；
向所述编程电路中第一PMOS管的漏极施加5V至6V电压；
向所述隔离阵列控制栅线施加0V电压；
向所述隔离阵列字线施加第二电平的电压；
向所述低压译码电路的栅极施加电压以依据地址选中；
向所述选中位线结构施加第二电平的电压；
向所述对应位线结构和所述相邻位线结构一施加第三电平的电压；
向所述相邻位线结构二施加抑制保护电压。
S74，编程间隙阶段，向所述对应位线结构、相邻位线结构一和相邻位线结构二施加抑制保护电压。
在具体实施中，所述编程间隙阶段还可以包括：
向所述编程电路中各个PMOS管的栅极施加电压以全部选中；
向所述编程电路中第一PMOS管的漏极施加1V至3V电压；
向所述隔离阵列控制栅线施加0V电压；
向所述隔离阵列字线施加第二电平电压；
向所述低压译码电路的栅极施加电压以依据地址选中；
向所述选中位线结构施加所述第二电平的电压。
S75，复位阶段，将所述闪存电路复位。
在具体实施中，所述复位阶段可以包括复位阶段一和复位阶段二；
所述复位阶段一包括：
向所述编程电路中各个PMOS管的栅极施加电压以全部不选中；
向所述编程电路中第一PMOS管的漏极施加4V至5V电压；
向所述隔离阵列控制栅线施加0V电压；
向所述隔离阵列字线施加第二电平的电压；
向所述低压译码电路的栅极施加电压以全部选中；
向所述选中位线结构、所述对应位线结构和所述相邻位线结构一和所述相邻位线结构二施加0V电压；
所述复位阶段二包括：
向所述编程电路中各个PMOS管的栅极施加电压以全部不选中；
向所述编程电路中第一PMOS管的漏极施加4V至5V电压；
向所述隔离阵列控制栅线施加4V至5V电压；
向所述隔离阵列字线施加4V至5V电压；
向所述低压译码电路的栅极施加电压以全部不选中；
向所述选中位线结构施加0V电压；
向所述对应位线结构和所述相邻位线结构一和所述相邻位线结构二施加0.8V电压。
在具体实施中，向所述选中位线结构、所述对应位线结构、所述相邻位线结构一或所述相邻位线结构二施加电压，包括：通过所述低压预译码电路中NMOS管的漏极向对应的所述选中位线结构、所述对应位线结构、所述相邻位线结构一或所述相邻位线结构二施加电压。例如，参见图6，在向位线BL0施加电压时，可以通过向NMOS管Mn1施加电压实现。
在本发明实施例中，由于所述隔离阵列包括至少一行所述闪存结构，所述闪存结构与所述存储阵列中的闪存结构相同，从而可以采用同样或类似的工艺形成存储阵列和隔离阵列，从而降低了闪存电路工艺的复杂性和成本。另外，由闪存结构构成的隔离阵列的面积小于由高压管构成的存储真理的面积，从而可以减小闪存电路的面积。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (11)
1.一种闪存电路，其特征在于，包括：编程电路、存储阵列、隔离阵列以及低压译码电路；
所述存储阵列耦接于所述编程电路和所述隔离阵列之间；
所述隔离阵列耦接于所述存储阵列和所述低压译码电路之间；
所述存储阵列包括依次排布的闪存结构，所述闪存结构包括：半导体衬底、位线结构、字线结构、浮栅结构和控制栅结构；所述半导体衬底内部具有掺杂阱，所述掺杂阱形成源极和漏极；所述位线结构包括位线结构一和位线结构二，分别连接漏极和源极；所述字线结构位于所述位线结构一和位线结构二之间；所述浮栅结构包括浮栅结构一和浮栅结构二，分别位于所述字线结构和所述位线结构之间；所述控制栅结构包括控制栅结构一和控制栅结构二，分别位于所述浮栅结构的表面；所述位线结构、字线结构和浮栅结构均位于所述半导体衬底的表面；所述浮栅结构一与位线结构一、浮栅结构二与位线结构二各对应一个存储单元；
所述隔离阵列包括至少一行所述闪存结构，所述隔离阵列每行闪存结构的数目对应于所述存储阵列中的位线的数目；
所述编程电路包括：至少一行PMOS管和第一PMOS管，所述至少一行PMOS管的数目对应于所述存储阵列中的位线的数目；
所述至少一行PMOS管中每个PMOS管的漏极耦接至所述隔离阵列中与该PMOS管位于同一列的闪存结构的其中一个位线结构，并耦接至所述存储阵列中与该PMOS管位于同一列的位线；
所述PMOS管栅极适于分别被施加不同的电压，进行全部选中或者依据地址选中的操作；
所述至少一行PMOS管中的每个PMOS管的源极相连接，共同连接至所述第一PMOS管的漏极；
所述第一PMOS管和所述至少一行PMOS管的栅极适于被施加电压，以进行全部选中或者依据地址选中的操作。
2.根据权利要求1所述的闪存电路，其特征在于，位于同一列的所述闪存结构中的所述位线结构分别连接至所述位线，每列闪存结构对应两条位线；
或每行中相邻两个所述闪存结构共用所述位线结构，每n列闪存结构对应n+1条位线，n≥1；
或每行中相邻两个所述闪存结构为一组，每组闪存结构共用所述两个闪存结构之间的位线结构，每两列闪存结构对应三条位线。
3.根据权利要求2所述的闪存电路，其特征在于，所述隔离阵列包括隔离阵列字线和隔离阵列控制栅线；
所述隔离阵列中每行闪存结构的字线结构共同连接至所述隔离阵列字线；
所述隔离阵列中每行闪存结构的控制栅结构共同连接至所述隔离阵列控制栅线。
4.根据权利要求1所述的闪存电路，其特征在于，所述低压译码电路，包括：至少一行NMOS管，所述每行NMOS管的数目对应于所述存储阵列中的位线的数目；
所述至少一行NMOS管中的每个NMOS管的漏极分别耦接至所述隔离阵列中与该PMOS管位于同一列的闪存结构的另一个位线结构；
所述NMOS管栅极适于分别被施加不同的电压，进行全部选中或者依据地址选中。
5.一种如权利要求1所述的闪存电路的编程方法，其特征在于，包括：
预充阶段，所述闪存电路中位线结构的电压预充至第一电平；
抑制保护阶段，对应位线结构、相邻位线结构一和相邻位线结构二的电压置为抑制保护电压；
编程阶段，对所述存储阵列进行编程；
编程间隙阶段，向所述对应位线结构、相邻位线结构一和相邻位线结构二施加抑制保护电压；
复位阶段，将所述闪存电路复位；
其中，对所述存储单元选中时，该存储单元对应的位线称为选中位线；与所述选中的存储单元位于同一闪存结构的存储单元对应的位线称为对应位线；同一行中与所述对应位线相邻的另一位线称为相邻位线一；与所述相邻位线一位于同一闪存结构的另一位线称为相邻位线二。
6.根据权利要求5所述的闪存电路的编程方法，其特征在于，所述预充阶段包括：
向所述编程电路中各个PMOS管的栅极施加电压以全部选中；
向所述编程电路中第一PMOS管的漏极施加1V至3V电压；
向所述隔离阵列控制栅线施加0V电压；
向所述隔离阵列字线施加0V电压；
向所述低压译码电路的栅极施加电压以全部选中；
向所述选中位线结构、对应位线结构、相邻位线结构一和相邻位线结构二施加第二电平的电压。
7.根据权利要求5所述的闪存电路的编程方法，其特征在于，所述抑制保护阶段还包括：
向所述编程电路中各个PMOS管的栅极施加电压以全部选中；
向所述编程电路中第一PMOS管的漏极施加1V至3V电压；
向所述隔离阵列控制栅线施加0V电压；
向所述隔离阵列字线施加第二电平的电压；
向所述低压译码电路的栅极施加电压以依据地址选中；
向所述选中位线结构施加所述第二电平的电压。
8.根据权利要求5所述的闪存电路的编程方法，其特征在于，所述编程阶段包括：
向所述编程电路中各个PMOS管的栅极施加电压以依据地址选中；
向所述编程电路中第一PMOS管的漏极施加5V至6V电压；
向所述隔离阵列控制栅线施加0V电压；
向所述隔离阵列字线施加第二电平的电压；
向所述低压译码电路的栅极施加电压以依据地址选中；
向所述选中位线结构施加第二电平的电压；
向所述对应位线结构和所述相邻位线结构一施加第三电平的电压；
向所述相邻位线结构二施加抑制保护电压。
9.根据权利要求5所述的闪存电路的编程方法，其特征在于，所述编程间隙阶段还包括：
向所述编程电路中各个PMOS管的栅极施加电压以全部选中；
向所述编程电路中第一PMOS管的漏极施加1V至3V电压；
向所述隔离阵列控制栅线施加0V电压；
向所述隔离阵列字线施加第二电平电压；
向所述低压译码电路的栅极施加电压以依据地址选中；
向所述选中位线结构施加所述第二电平的电压。
10.根据权利要求5所述的闪存电路的编程方法，其特征在于，所述复位阶段包括复位阶段一和复位阶段二；
所述复位阶段一包括：
向所述编程电路中各个PMOS管的栅极施加电压以全部不选中；
向所述编程电路中第一PMOS管的漏极施加4V至5V电压；
向所述隔离阵列控制栅线施加0V电压；
向所述隔离阵列字线施加第二电平的电压；
向所述低压译码电路的栅极施加电压以全部选中；
向所述选中位线结构、所述对应位线结构和所述相邻位线结构一和所述相邻位线结构二施加0V电压；
所述复位阶段二包括：
向所述编程电路中各个PMOS管的栅极施加电压以全部不选中；
向所述编程电路中第一PMOS管的漏极施加4V至5V电压；
向所述隔离阵列控制栅线施加4V至5V电压；
向所述隔离阵列字线施加4V至5V电压；
向所述低压译码电路的栅极施加电压以全部不选中；
向所述选中位线结构施加0V电压；
向所述对应位线结构和所述相邻位线结构一和所述相邻位线结构二施加0.8V电压。
11.根据权利要求5至10任一项所述的闪存电路的编程方法，其特征在于，向所述选中位线结构、所述对应位线结构、所述相邻位线结构一或所述相邻位线结构二施加电压，包括：通过所述低压译码电路中NMOS管的漏极向对应的所述选中位线结构、所述对应位线结构、所述相邻位线结构一或所述相邻位线结构二施加电压。
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